JPH0555243A - ヘテロ接合バイポ―ラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポ―ラトランジスタの製造方法Info
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- JPH0555243A JPH0555243A JP4014104A JP1410492A JPH0555243A JP H0555243 A JPH0555243 A JP H0555243A JP 4014104 A JP4014104 A JP 4014104A JP 1410492 A JP1410492 A JP 1410492A JP H0555243 A JPH0555243 A JP H0555243A
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Abstract
(57)【要約】
【目的】 ＨＢＴの機能には寄与しない領域を予め外部
ベ―ス層として形成した後，その部分に接続しＨＢＴの
機能として寄与するベ―ス層をコレクタ層上に形成する
ことによりベ―ス電極取出しの容易化をはかるとともに
ベース層を薄く高濃度に形成しベ―ス抵抗を低くして高
周波特性の改善をはかる。 【構成】 化合物半導体基板１上に所定の深さにエッチ
ング孔を形成し，そのエッチング穴にｎ+ 層４，ｎ- 層
５， Undope層６，ｐ++層７のＧａＡｓ層を順次積層
し，その層の中心付近に窓を設けてｐ++層/Undope 層を
エッチングにより除去してｎ- 層を露出させｐ++ＧａＡ
ｓ層７ａ，UndopeＧａＡｓ層６ａ，Ｎ−ＡｌＧａＡｓ層
５ａを順次エピタキシャル成長により積層する工程を有
するもので，ｐ++７のＧａＡｓ層を厚く（例えば０．４
μｍ），ｐ++７ａのＧａＡｓ層を薄く（例えば０．０５
μｍ以下）形成したもの。
ベ―ス層として形成した後，その部分に接続しＨＢＴの
機能として寄与するベ―ス層をコレクタ層上に形成する
ことによりベ―ス電極取出しの容易化をはかるとともに
ベース層を薄く高濃度に形成しベ―ス抵抗を低くして高
周波特性の改善をはかる。 【構成】 化合物半導体基板１上に所定の深さにエッチ
ング孔を形成し，そのエッチング穴にｎ+ 層４，ｎ- 層
５， Undope層６，ｐ++層７のＧａＡｓ層を順次積層
し，その層の中心付近に窓を設けてｐ++層/Undope 層を
エッチングにより除去してｎ- 層を露出させｐ++ＧａＡ
ｓ層７ａ，UndopeＧａＡｓ層６ａ，Ｎ−ＡｌＧａＡｓ層
５ａを順次エピタキシャル成長により積層する工程を有
するもので，ｐ++７のＧａＡｓ層を厚く（例えば０．４
μｍ），ｐ++７ａのＧａＡｓ層を薄く（例えば０．０５
μｍ以下）形成したもの。
Description
【０００１】
【産業上の利用分野】本発明は，ヘテロ接合バイポ―ラ
トランジスタ（以下，ＨＢＴという）に関し，さらに詳
しくは製作の容易化と性能の向上をはかったＨＢＴに関
する。
トランジスタ（以下，ＨＢＴという）に関し，さらに詳
しくは製作の容易化と性能の向上をはかったＨＢＴに関
する。
【０００２】
【従来の技術】図１５（ａ）〜（ｇ）は従来のＨＢＴの
概略製作工程を示すものである。工程に従って説明す
る。 第１工程（ａ図参照）アンドープＧａＡｓ基板１上に厚
さ０．４μｍ，不純物濃度５×１０18cm-3のｎ+ ＧａＡ
ｓ層２，厚さ０．４μｍ，不純物濃度５×１０16cm-3の
ｎ-ＧａＡｓ層３，厚さ０．１μｍ，不純物濃度３×１
０19cm-3のｐ+ ＧａＡｓ層４，厚さ０．０１μｍのＧａ
Ａｓアンド―プ層５，厚さ０．２μｍ，不純物濃度１×
１０18cm-3のＮ+ ＡｌＧａＡｓ層６，厚さ０．１６μ
ｍ，不純物濃度５×１０18cm-3のｎ+ ＧａＡｓ層７を順
次積層する。
概略製作工程を示すものである。工程に従って説明す
る。 第１工程（ａ図参照）アンドープＧａＡｓ基板１上に厚
さ０．４μｍ，不純物濃度５×１０18cm-3のｎ+ ＧａＡ
ｓ層２，厚さ０．４μｍ，不純物濃度５×１０16cm-3の
ｎ-ＧａＡｓ層３，厚さ０．１μｍ，不純物濃度３×１
０19cm-3のｐ+ ＧａＡｓ層４，厚さ０．０１μｍのＧａ
Ａｓアンド―プ層５，厚さ０．２μｍ，不純物濃度１×
１０18cm-3のＮ+ ＡｌＧａＡｓ層６，厚さ０．１６μ
ｍ，不純物濃度５×１０18cm-3のｎ+ ＧａＡｓ層７を順
次積層する。
【０００３】第２工程（ｂ図参照）表面のｎ+ ＧａＡｓ
層７にＡｌ層８を蒸着等により形成し，このＡｌ層をエ
ミッタおよびベ―スを形成すべき部分を残してエッチン
グし，残ったＡｌ層８をマスクとして酸素イオンを２０
０ＫｅＶ，１×１０15cm-3程度でｎ- ＧａＡｓ（コレク
タ層）３まで注入して絶縁化する。 第３工程（ｃ図参照）Ａｌ層８を除去し，酸化膜ＳｉＯ
x ９およびＡｌ層８ａを形成し，その後エミッタ電極お
よびベ―ス電極を形成すべき部分のうちエミッタ電極を
形成すべき部分を残して酸化膜ＳｉＯx ９およびＡｌ層
８ａを除去する。
層７にＡｌ層８を蒸着等により形成し，このＡｌ層をエ
ミッタおよびベ―スを形成すべき部分を残してエッチン
グし，残ったＡｌ層８をマスクとして酸素イオンを２０
０ＫｅＶ，１×１０15cm-3程度でｎ- ＧａＡｓ（コレク
タ層）３まで注入して絶縁化する。 第３工程（ｃ図参照）Ａｌ層８を除去し，酸化膜ＳｉＯ
x ９およびＡｌ層８ａを形成し，その後エミッタ電極お
よびベ―ス電極を形成すべき部分のうちエミッタ電極を
形成すべき部分を残して酸化膜ＳｉＯx ９およびＡｌ層
８ａを除去する。
【０００４】第４工程（ｄ図参照）ウエットエッチング
によりｎ+ ＧａＡｓ層７，Ｎ+ ＡｌＧａＡｓ層６，アン
ド―プＧａＡｓ層５を除去し，ベ―ス層であるｐ+ Ｇａ
Ａｓ層４を露出させる。この結果酸化膜ＳｉＯx ９の下
の層はアンダエッチングされる。その後，酸素イオンを
ベ―ス層のｐ+ ＧａＡｓ層４以下に２００ＫｅＶ，２×
１０13cm-3程度で注入し７５０℃で１０秒間のアニ―ル
を行って結晶性の回復を行う。この酸素イオンはｐ+ Ｇ
ａＡｓ層４を貫通してｎ- ＧａＡｓ層（コレクタ）３に
達し，このｎ - ＧａＡｓ層を絶縁化し，ｐ+ ＧａＡｓ層
４とｎ+ ＧａＡｓ層２の間の容量を減らす為に寄与す
る。
によりｎ+ ＧａＡｓ層７，Ｎ+ ＡｌＧａＡｓ層６，アン
ド―プＧａＡｓ層５を除去し，ベ―ス層であるｐ+ Ｇａ
Ａｓ層４を露出させる。この結果酸化膜ＳｉＯx ９の下
の層はアンダエッチングされる。その後，酸素イオンを
ベ―ス層のｐ+ ＧａＡｓ層４以下に２００ＫｅＶ，２×
１０13cm-3程度で注入し７５０℃で１０秒間のアニ―ル
を行って結晶性の回復を行う。この酸素イオンはｐ+ Ｇ
ａＡｓ層４を貫通してｎ- ＧａＡｓ層（コレクタ）３に
達し，このｎ - ＧａＡｓ層を絶縁化し，ｐ+ ＧａＡｓ層
４とｎ+ ＧａＡｓ層２の間の容量を減らす為に寄与す
る。
【０００５】第５工程（ｅ図参照）Ａｌ層８ａを除去
し，レジスト１０を塗布してフォトリソグラフィにより
コレクタ電極を形成すべき箇所のレジストを除去すると
ともに除去した部分のｐ+ ＧａＡｓ層４およびｎ- Ｇａ
Ａｓ層３を除去する。 第６工程（ｆ図参照）酸化膜ＳｉＯx ９を除去してエミ
ッタ電極１１およびコレクタ電極１２を蒸着等により形
成し，レジスト１０を除去した後他の同一基板上の素子
と分離するためにＨＢＴの周りにＨ+ イオンを注入す
る。 第７工程（ｇ図参照）ベ―ス電極１３をセルフアライン
で形成する。
し，レジスト１０を塗布してフォトリソグラフィにより
コレクタ電極を形成すべき箇所のレジストを除去すると
ともに除去した部分のｐ+ ＧａＡｓ層４およびｎ- Ｇａ
Ａｓ層３を除去する。 第６工程（ｆ図参照）酸化膜ＳｉＯx ９を除去してエミ
ッタ電極１１およびコレクタ電極１２を蒸着等により形
成し，レジスト１０を除去した後他の同一基板上の素子
と分離するためにＨＢＴの周りにＨ+ イオンを注入す
る。 第７工程（ｇ図参照）ベ―ス電極１３をセルフアライン
で形成する。
【０００６】
【発明が解決しようとする課題】上記従来のＧａＡｓを
用いたＨＢＴにおける第４工程において，ベ―ス電極取
出しの為のベ―ス層露出エッチングは薄膜の種類や厚さ
を考慮しながらエッチング液の濃度を調整し，さらにエ
ッチング時間を調整することにより０．０１μｍに近い
オ―ダで制御する必要がある。しかし所望の深さ（ベ―
ス層４が現れた瞬間にエッチングを停止させる）に一度
にエッチングするのは難しく，ウエハ上のエッチング深
さばらつきもあり，エッチング量を見ながら少しづつ除
去しなければならないという問題があった。また，過剰
にエッチングしてしまったＨＢＴはベ―ス抵抗が大きく
なり良好な高周波特性を持たせることが難しいという問
題があった。
用いたＨＢＴにおける第４工程において，ベ―ス電極取
出しの為のベ―ス層露出エッチングは薄膜の種類や厚さ
を考慮しながらエッチング液の濃度を調整し，さらにエ
ッチング時間を調整することにより０．０１μｍに近い
オ―ダで制御する必要がある。しかし所望の深さ（ベ―
ス層４が現れた瞬間にエッチングを停止させる）に一度
にエッチングするのは難しく，ウエハ上のエッチング深
さばらつきもあり，エッチング量を見ながら少しづつ除
去しなければならないという問題があった。また，過剰
にエッチングしてしまったＨＢＴはベ―ス抵抗が大きく
なり良好な高周波特性を持たせることが難しいという問
題があった。
【０００７】本発明は上記従来技術の問題を解決するた
めに成されたもので，ＨＢＴの機能には寄与しない領域
を予め外部ベ―ス層として形成した後，その部分を含ん
でＨＢＴの機能として寄与する薄い高濃度のベ―ス層を
形成することによりベ―ス電極取出しの容易化をはかる
とともにベ―ス抵抗を低くして高周波特性の改善をはか
ることを目的とする。
めに成されたもので，ＨＢＴの機能には寄与しない領域
を予め外部ベ―ス層として形成した後，その部分を含ん
でＨＢＴの機能として寄与する薄い高濃度のベ―ス層を
形成することによりベ―ス電極取出しの容易化をはかる
とともにベ―ス抵抗を低くして高周波特性の改善をはか
ることを目的とする。
【０００８】
【課題を解決するための手段】上記従来技術の問題を解
決する為の本発明の構成は，請求項１においては，アン
ドープＧａＡｓ基板上に第１絶縁膜を形成する工程と，
その第１絶縁膜の所望の箇所を除去して前記基板を露出
させる工程と，その第１絶縁膜をマスクとして露出した
基板を所定の深さにエッチングする工程と，そのエッチ
ング穴にｎ+ / ｎ- /Undope/ｐ++ＧａＡｓ層を前記基板
の表面とほぼ同じ高さになる様にエピタキシャル成長に
より順次積層する工程と，第１絶縁膜を除去し，第２絶
縁膜を形成するとともに該第２絶縁膜に窓を設けて前記
ｐ++ＧａＡｓ層を露出させる工程と，第２絶縁膜をマス
クとして露出したｐ++ＧａＡｓ層およびその下の Undop
e ＧａＡｓ層をエッチングにより除去して前記ｎ- 層を
露出させる工程と，露出したｎ- 層上にｐ++／Undope／
Ｎ−ＡｌＧａＡｓ層およびエミッタキャップ層を順次エ
ピタキシャル成長により積層し，前記エミッタキャップ
層上にエミッタ電極を付着させ，前記第２絶縁膜を除去
するとともに第２絶縁膜上に付着したＮ−ＡｌＧａＡｓ
層およびエミッタキャップ層を除去する工程と，からな
ることを特徴とするものであり，請求項２においては，
アンドープＧａＡｓ基板上に第１絶縁膜を形成する工程
と，その第１絶縁膜の所望の箇所を除去して前記基板を
露出させる工程と，第１絶縁膜をマスクとして露出した
基板を所定の深さにエッチングする工程と，そのエッチ
ング穴にｎ+ /ｎ- ＧａＡｓ/アンドープＡｌＧａＡｓ/
ｐ++ＧａＡｓ層を前記基板の表面とほぼ同じ高さになる
様にエピタキシャル成長により順次積層する工程と，第
１絶縁膜を除去して第１レジストを塗布し，該第１レジ
ストに窓を設けて前記ｐ++ＧａＡｓ層を露出させる工程
と，第１レジストをマスクとしてＧａＡｓｐ++層および
その下のアンドープＡｌＧａＡｓ層をエッチングにより
除去して前記ｎ-ＧａＡｓ層を露出させる工程と，第１
レジストを除去して第２絶縁膜を形成し，窓を設けて前
記ｎ-ＧａＡｓ 層を露出させる工程と，その窓を含む第
２絶縁膜上にｐ++ＧａＡｓ層／Ｎ−ＡｌＧａＡｓ層およ
びＧａＡｓからなるｎ+エミッタキャップ層を順次エピ
タキシャル成長により積層し，前記第２絶縁膜上に付着
したｐ++ＧａＡｓ層，Ｎ−ＡｌＧａＡｓ層およびエミッ
タキャップ層を第２絶縁膜とともに除去する工程と，第
２レジストを塗布し，該第２レジストに工程５，７で窓
開けした個所と同じ個所に窓を設けて前記ｎ+エミッタ
キャップ層を露出させる工程と，その窓を含む第２レジ
スト上にエミッタ電極を付着させ，前記第２レジスト上
に付着したエミッタ電極を第２レジストとともに除去す
る工程からなることを特徴とするものである。
決する為の本発明の構成は，請求項１においては，アン
ドープＧａＡｓ基板上に第１絶縁膜を形成する工程と，
その第１絶縁膜の所望の箇所を除去して前記基板を露出
させる工程と，その第１絶縁膜をマスクとして露出した
基板を所定の深さにエッチングする工程と，そのエッチ
ング穴にｎ+ / ｎ- /Undope/ｐ++ＧａＡｓ層を前記基板
の表面とほぼ同じ高さになる様にエピタキシャル成長に
より順次積層する工程と，第１絶縁膜を除去し，第２絶
縁膜を形成するとともに該第２絶縁膜に窓を設けて前記
ｐ++ＧａＡｓ層を露出させる工程と，第２絶縁膜をマス
クとして露出したｐ++ＧａＡｓ層およびその下の Undop
e ＧａＡｓ層をエッチングにより除去して前記ｎ- 層を
露出させる工程と，露出したｎ- 層上にｐ++／Undope／
Ｎ−ＡｌＧａＡｓ層およびエミッタキャップ層を順次エ
ピタキシャル成長により積層し，前記エミッタキャップ
層上にエミッタ電極を付着させ，前記第２絶縁膜を除去
するとともに第２絶縁膜上に付着したＮ−ＡｌＧａＡｓ
層およびエミッタキャップ層を除去する工程と，からな
ることを特徴とするものであり，請求項２においては，
アンドープＧａＡｓ基板上に第１絶縁膜を形成する工程
と，その第１絶縁膜の所望の箇所を除去して前記基板を
露出させる工程と，第１絶縁膜をマスクとして露出した
基板を所定の深さにエッチングする工程と，そのエッチ
ング穴にｎ+ /ｎ- ＧａＡｓ/アンドープＡｌＧａＡｓ/
ｐ++ＧａＡｓ層を前記基板の表面とほぼ同じ高さになる
様にエピタキシャル成長により順次積層する工程と，第
１絶縁膜を除去して第１レジストを塗布し，該第１レジ
ストに窓を設けて前記ｐ++ＧａＡｓ層を露出させる工程
と，第１レジストをマスクとしてＧａＡｓｐ++層および
その下のアンドープＡｌＧａＡｓ層をエッチングにより
除去して前記ｎ-ＧａＡｓ層を露出させる工程と，第１
レジストを除去して第２絶縁膜を形成し，窓を設けて前
記ｎ-ＧａＡｓ 層を露出させる工程と，その窓を含む第
２絶縁膜上にｐ++ＧａＡｓ層／Ｎ−ＡｌＧａＡｓ層およ
びＧａＡｓからなるｎ+エミッタキャップ層を順次エピ
タキシャル成長により積層し，前記第２絶縁膜上に付着
したｐ++ＧａＡｓ層，Ｎ−ＡｌＧａＡｓ層およびエミッ
タキャップ層を第２絶縁膜とともに除去する工程と，第
２レジストを塗布し，該第２レジストに工程５，７で窓
開けした個所と同じ個所に窓を設けて前記ｎ+エミッタ
キャップ層を露出させる工程と，その窓を含む第２レジ
スト上にエミッタ電極を付着させ，前記第２レジスト上
に付着したエミッタ電極を第２レジストとともに除去す
る工程からなることを特徴とするものである。
【０００９】
【作用】請求項１において，第１エピタキシャル成長に
より成長したｎ+ＧａＡｓ層はサブコレクタ，ｐ++層は
外部ベ―ス電極として機能する。このエピタキシャル成
長層のほぼ中心付近に設けたエッチング穴に再成長させ
るｐ++ＧａＡｓ層はベ―スとして機能し，更にこのｐ++
ＧａＡｓ層上に成長させるＮ−ＡｌＧａＡｓ層はエミッ
タとして機能する。ここで，エッチング穴に再成長させ
るｐ++ＧａＡｓ層はベ―ス電極にコンタクトしながら極
めて薄く成長させることができる。その結果，ベ―スと
して機能する部分は薄く，電極として機能する部分は厚
く形成することが可能である。請求項２において，工程
(4)で形成するアンドープＡｌＧａＡｓ層は請求項１の
工程で形成するUndopeＧａＡｓ層より絶縁性が優れて
いる。
より成長したｎ+ＧａＡｓ層はサブコレクタ，ｐ++層は
外部ベ―ス電極として機能する。このエピタキシャル成
長層のほぼ中心付近に設けたエッチング穴に再成長させ
るｐ++ＧａＡｓ層はベ―スとして機能し，更にこのｐ++
ＧａＡｓ層上に成長させるＮ−ＡｌＧａＡｓ層はエミッ
タとして機能する。ここで，エッチング穴に再成長させ
るｐ++ＧａＡｓ層はベ―ス電極にコンタクトしながら極
めて薄く成長させることができる。その結果，ベ―スと
して機能する部分は薄く，電極として機能する部分は厚
く形成することが可能である。請求項２において，工程
(4)で形成するアンドープＡｌＧａＡｓ層は請求項１の
工程で形成するUndopeＧａＡｓ層より絶縁性が優れて
いる。
【００１０】
【実施例】図１は本発明の製造工程により作製したＨＢ
Ｔの完成図，図２〜図１6はその製造工程の一実施例の
概略製作工程図を示す平面図または断面図である。工程
に従って説明する。 工程１（図２参照）アンドープＧａＡｓ基板１上に第１
絶縁膜（ＳｉＯ2 やＳｉ3 Ｎ4 等）２を形成し，ＨＢＴ
を形成すべき箇所の第１絶縁膜２をエッチングにより除
去して窓３を形成し基板１の表面を露出させる。
Ｔの完成図，図２〜図１6はその製造工程の一実施例の
概略製作工程図を示す平面図または断面図である。工程
に従って説明する。 工程１（図２参照）アンドープＧａＡｓ基板１上に第１
絶縁膜（ＳｉＯ2 やＳｉ3 Ｎ4 等）２を形成し，ＨＢＴ
を形成すべき箇所の第１絶縁膜２をエッチングにより除
去して窓３を形成し基板１の表面を露出させる。
【００１１】工程２（図３参照）第１絶縁膜２をマスク
として窓３の部分のエッチングを行い深さ１．５μｍ程
度の穴を形成する。次に，この穴にｎ+ ＧａＡｓ層４を
０．４μｍ，ｎ- ＧａＡｓ層５を０．４μｍ積層し，次
に請求項１ではアンド―プＧａＡｓ層６を０．３μｍ，
請求項２ではアンドープＡｌＧａＡｓ層６を０．３μｍ
積層し，更にｐ++ＧａＡｓ層７を０．２〜０．４μｍ程
度の厚さに順次ＣＢＥ（Chemical Beam Epitaxy)等の装
置を用いてエピタキシャル成長により積層し，第１絶縁
膜２を除去する。この結果基板１の表面は埋め戻されて
ほぼ平坦となる。なお，前述のアンドープＡｌＧａＡｓ
層６を０．３μｍ積層する工程ではＣＢＥ装置中に酸素
を混入した状態で成長させる。
として窓３の部分のエッチングを行い深さ１．５μｍ程
度の穴を形成する。次に，この穴にｎ+ ＧａＡｓ層４を
０．４μｍ，ｎ- ＧａＡｓ層５を０．４μｍ積層し，次
に請求項１ではアンド―プＧａＡｓ層６を０．３μｍ，
請求項２ではアンドープＡｌＧａＡｓ層６を０．３μｍ
積層し，更にｐ++ＧａＡｓ層７を０．２〜０．４μｍ程
度の厚さに順次ＣＢＥ（Chemical Beam Epitaxy)等の装
置を用いてエピタキシャル成長により積層し，第１絶縁
膜２を除去する。この結果基板１の表面は埋め戻されて
ほぼ平坦となる。なお，前述のアンドープＡｌＧａＡｓ
層６を０．３μｍ積層する工程ではＣＢＥ装置中に酸素
を混入した状態で成長させる。
【００１２】以下，工程３〜工程１０では請求項１に関
する製造方法を説明する 工程３（図４参照）基板１上に第２絶縁膜２ａを形成
し，前記ＨＢＴのエミッタを形成すべき部分の第２絶縁
膜２ａをエッチングにより除去して窓３ａを形成し，ｐ
++層７を露出させる。 工程４（図５参照）第２絶縁膜２ａをマスクとして前記
積層したエピタキシャル層のｐ++層７およびアンド―プ
層６の一部をエッチングしてｎ- ＧａＡｓ層５を露出さ
せる。このエッチングはウエットエッチング等を活用し
第２絶縁膜２ａの下のｐ++層がわずかにアンダエッチン
グされ，第２絶縁膜２ａはオ―バハングの状態となるよ
うに行う。
する製造方法を説明する 工程３（図４参照）基板１上に第２絶縁膜２ａを形成
し，前記ＨＢＴのエミッタを形成すべき部分の第２絶縁
膜２ａをエッチングにより除去して窓３ａを形成し，ｐ
++層７を露出させる。 工程４（図５参照）第２絶縁膜２ａをマスクとして前記
積層したエピタキシャル層のｐ++層７およびアンド―プ
層６の一部をエッチングしてｎ- ＧａＡｓ層５を露出さ
せる。このエッチングはウエットエッチング等を活用し
第２絶縁膜２ａの下のｐ++層がわずかにアンダエッチン
グされ，第２絶縁膜２ａはオ―バハングの状態となるよ
うに行う。
【００１３】このｎ- ＧａＡｓ層５の上にＣＢＥ装置等
によりベ―ス層としてのｐ++層７ａを０．０５μｍ程度
エピタキシャル成長させるとこの層は，ｐ++層７に両端
が接した状態となる。次にこのｐ++層７ａの上にUndope
ＧａＡｓ層６ａを０．０５μｍ以下の厚さに形成し，更
にエミッタとなるＮ−ＡｌＧａＡｓ層５ａを０．１５μ
ｍ程度積層する。ここで，UndopeＧａＡｓ層６ａは,ベ
ースとなるｐ++層７ａのアクセプタ構成元素としてベリ
リウム（Ｂｅ）を用いた場合，アクセプタのエミッタ側
への拡散防止層として機能する。
によりベ―ス層としてのｐ++層７ａを０．０５μｍ程度
エピタキシャル成長させるとこの層は，ｐ++層７に両端
が接した状態となる。次にこのｐ++層７ａの上にUndope
ＧａＡｓ層６ａを０．０５μｍ以下の厚さに形成し，更
にエミッタとなるＮ−ＡｌＧａＡｓ層５ａを０．１５μ
ｍ程度積層する。ここで，UndopeＧａＡｓ層６ａは,ベ
ースとなるｐ++層７ａのアクセプタ構成元素としてベリ
リウム（Ｂｅ）を用いた場合，アクセプタのエミッタ側
への拡散防止層として機能する。
【００１４】次にＮ−ＡｌＧａＡｓ層５ａの上にコンタ
クト層としてのエミッタキャップ１０を０．１〜０．１
５μｍ程度の厚さに積層する。このエミッタ層としては
例えばｎ+ＧａＡｓ層を０．０５μｍ，ｎ+ＩｎＧａＡｓ
層を０．０３μｍ，ｎ++ＩｎＡｓ層を０．０２μｍ程度
に形成する。次に，このエミッタキャップ１０の上にエ
ミッタ電極としてのオ―ミッック接合用金属薄膜１１を
蒸着等により形成する。
クト層としてのエミッタキャップ１０を０．１〜０．１
５μｍ程度の厚さに積層する。このエミッタ層としては
例えばｎ+ＧａＡｓ層を０．０５μｍ，ｎ+ＩｎＧａＡｓ
層を０．０３μｍ，ｎ++ＩｎＡｓ層を０．０２μｍ程度
に形成する。次に，このエミッタキャップ１０の上にエ
ミッタ電極としてのオ―ミッック接合用金属薄膜１１を
蒸着等により形成する。
【００１５】工程５（図６参照）第２絶縁膜２ａおよび
この絶縁膜上に第４工程で付着した金属薄膜１１等を除
去し，基板１上に第３絶縁膜２ｂおよび第１レジスト１
３を形成する。そして，ＨＢＴのコレクタを形成すべき
位置の第１レジスト１３および第３絶縁膜２ｂをエッチ
ングにより除去し，第３窓３ｂを形成してエピタキシャ
ル成長により形成したｐ++ＧａＡｓ層７の表面を露出さ
せる。
この絶縁膜上に第４工程で付着した金属薄膜１１等を除
去し，基板１上に第３絶縁膜２ｂおよび第１レジスト１
３を形成する。そして，ＨＢＴのコレクタを形成すべき
位置の第１レジスト１３および第３絶縁膜２ｂをエッチ
ングにより除去し，第３窓３ｂを形成してエピタキシャ
ル成長により形成したｐ++ＧａＡｓ層７の表面を露出さ
せる。
【００１６】工程６（図７参照）第１レジスト１３をマ
スクとしてエッチングを行いｐ++ＧａＡｓ層７，アンド
―プ層６，ｎ- 層５を除去してｎ+ 層４を露出させ，そ
の露出させた部分にコレクタ電極１５を形成する。 工程７（図８参照）第１レジスト１３およびこの上に付
着したコレクタ電極１５を除去し，第３絶縁膜２ｂを露
出させ，その上に第２レジスト１３ａを形成する。次に
ＨＢＴのベ―スおよびエミッタとなる位置の第２レジス
ト１３ａを露光・現像により除去し，続いて第２レジス
ト１３ａをマスクとして第３絶縁膜２ｂのエッチングを
行って窓３ｃを形成し，ベ―ス電極を形成すべきｐ++層
７の表面と先に形成したエミッタの金属薄膜１１を露出
させる。
スクとしてエッチングを行いｐ++ＧａＡｓ層７，アンド
―プ層６，ｎ- 層５を除去してｎ+ 層４を露出させ，そ
の露出させた部分にコレクタ電極１５を形成する。 工程７（図８参照）第１レジスト１３およびこの上に付
着したコレクタ電極１５を除去し，第３絶縁膜２ｂを露
出させ，その上に第２レジスト１３ａを形成する。次に
ＨＢＴのベ―スおよびエミッタとなる位置の第２レジス
ト１３ａを露光・現像により除去し，続いて第２レジス
ト１３ａをマスクとして第３絶縁膜２ｂのエッチングを
行って窓３ｃを形成し，ベ―ス電極を形成すべきｐ++層
７の表面と先に形成したエミッタの金属薄膜１１を露出
させる。
【００１７】工程８（図９参照）次に，露出させたｐ++
層の表面とエミッタの金属薄膜１１に蒸着等の方法によ
り金属電極１１ａを形成し，ベ―ス電極１６およびエミ
ッタ電極１７を形成する。 工程９（図１０参照）第２レジスト１３ａおよびこの上
に付着した金属電極１１ａを除去し，第３レジスト１３
ｂを形成し，エミッタ，ベ―ス，コレクタに位置する部
分を露光・現像により除去して窓３ｄを形成する。
層の表面とエミッタの金属薄膜１１に蒸着等の方法によ
り金属電極１１ａを形成し，ベ―ス電極１６およびエミ
ッタ電極１７を形成する。 工程９（図１０参照）第２レジスト１３ａおよびこの上
に付着した金属電極１１ａを除去し，第３レジスト１３
ｂを形成し，エミッタ，ベ―ス，コレクタに位置する部
分を露光・現像により除去して窓３ｄを形成する。
【００１８】工程１０（図１１参照）第３レジスト１３
ｂをマスクとして蒸着スパッタ等により金属薄膜１１ｂ
を形成し電極リ―ド２０を形成する。次に第３レジスト
１３ｂおよびこの上に付着した金属電極を除去して図１
に示すＨＢＴを作製する。なお，ＨＢＴの各層の不純物
濃度については従来と同様なものとする。本発明の工程
では図３で示す第２工程においてベ―ス電極を形成すべ
きｐ++層７を比較的厚く（０．４μｍ）形成し，図５で
示す第４工程においてベ―スとして機能するｐ++層７ａ
を薄く（０．０５μｍ）形成することにより従来の場合
に比較して単にベ―スを薄形化してもベ―ス電極の取出
しを容易に行うことができる。その結果周波数特性のす
ぐれたＨＢＴを実現することができる。
ｂをマスクとして蒸着スパッタ等により金属薄膜１１ｂ
を形成し電極リ―ド２０を形成する。次に第３レジスト
１３ｂおよびこの上に付着した金属電極を除去して図１
に示すＨＢＴを作製する。なお，ＨＢＴの各層の不純物
濃度については従来と同様なものとする。本発明の工程
では図３で示す第２工程においてベ―ス電極を形成すべ
きｐ++層７を比較的厚く（０．４μｍ）形成し，図５で
示す第４工程においてベ―スとして機能するｐ++層７ａ
を薄く（０．０５μｍ）形成することにより従来の場合
に比較して単にベ―スを薄形化してもベ―ス電極の取出
しを容易に行うことができる。その結果周波数特性のす
ぐれたＨＢＴを実現することができる。
【００１９】次に請求項２の製造方法について説明す
る。なお工程２までは請求項１の工程で説明したので省
略し，請求項２についてはそれ以降の工程を工程３’〜
工程７’として説明する。 工程３’（図１２参照）基板１上にレジスト３０を形成
し，前記ＨＢＴのエミッタを形成すべき部分のレジスト
３０をパターニングして窓３ｆを形成し，ｐ++層７を露
出させる。続いてレジスト３０をマスクとして前記積層
したエピタキシャル層のｐ++層７およびアンド―プ層６
の一部をエッチングしてｎ- ＧａＡｓ層５を露出させ
る。このエッチングはウエットエッチング等を活用しレ
ジスト３０の下のｐ++層がわずかにアンダエッチングさ
れ，レジスト３０はオ―バハングの状態となるように行
う。
る。なお工程２までは請求項１の工程で説明したので省
略し，請求項２についてはそれ以降の工程を工程３’〜
工程７’として説明する。 工程３’（図１２参照）基板１上にレジスト３０を形成
し，前記ＨＢＴのエミッタを形成すべき部分のレジスト
３０をパターニングして窓３ｆを形成し，ｐ++層７を露
出させる。続いてレジスト３０をマスクとして前記積層
したエピタキシャル層のｐ++層７およびアンド―プ層６
の一部をエッチングしてｎ- ＧａＡｓ層５を露出させ
る。このエッチングはウエットエッチング等を活用しレ
ジスト３０の下のｐ++層がわずかにアンダエッチングさ
れ，レジスト３０はオ―バハングの状態となるように行
う。
【００２０】工程４’（図１３参照）レジスト３０を除
去し，絶縁膜（ＳｉＯ2）２ｄを形成後パターニングす
る。このパターニングのマスクは前記レジスト３０のパ
ターンよりもわずかに大きな窓３ｇとする。窓開け後ｎ
-ＧａＡｓ層５の上にＣＢＥ装置等によりベ―ス層とし
てのｐ++層７ａを０．０５μｍ程度エピタキシャル成長
させるとこの層は，ｐ ++層７に両端が接した状態とな
る。次にこのｐ++層７ａの上にＮ−ＡｌＧａＡｓ層５ａ
を０．０５〜０．１μｍ程度積層し，更にエミッタキャ
ップ１０としてｎ +ｌＧａＡｓを０．５μｍ，ｎ+ｌｎＧ
ａＡｓを０．０３μｍ，ｎ++ＩｎＡｓを０．２μｍ程度
積層する。なお，上記の工程ではｐ++層７ａを形成する
際にドーパンとしてカーボンを使用している。カーボン
をドーパントとした場合，拡散係数が非常に小さいため
アクセプタのエミッタ側への拡散がないので，請求項１
でエミッタ側への拡散防止層として形成したUndopeＧａ
Ａｓ層６ａが不要となる。
去し，絶縁膜（ＳｉＯ2）２ｄを形成後パターニングす
る。このパターニングのマスクは前記レジスト３０のパ
ターンよりもわずかに大きな窓３ｇとする。窓開け後ｎ
-ＧａＡｓ層５の上にＣＢＥ装置等によりベ―ス層とし
てのｐ++層７ａを０．０５μｍ程度エピタキシャル成長
させるとこの層は，ｐ ++層７に両端が接した状態とな
る。次にこのｐ++層７ａの上にＮ−ＡｌＧａＡｓ層５ａ
を０．０５〜０．１μｍ程度積層し，更にエミッタキャ
ップ１０としてｎ +ｌＧａＡｓを０．５μｍ，ｎ+ｌｎＧ
ａＡｓを０．０３μｍ，ｎ++ＩｎＡｓを０．２μｍ程度
積層する。なお，上記の工程ではｐ++層７ａを形成する
際にドーパンとしてカーボンを使用している。カーボン
をドーパントとした場合，拡散係数が非常に小さいため
アクセプタのエミッタ側への拡散がないので，請求項１
でエミッタ側への拡散防止層として形成したUndopeＧａ
Ａｓ層６ａが不要となる。
【００２１】工程５’（図１４参照）絶縁膜２ｄおよび
この上に付着したエミッタ層を除去し，基板１上にレジ
スト３０ａを形成する。次に，このレジスト３０ａをパ
ターニングして窓３ｈを形成してエミッタキャップ１０
を露出させ，エミッタキャップ１０の上にオ―ミック接
合用エミッタ電極１７を蒸着等により形成する。 工程６’（図１５参照）次に，レジスト３０ａおよびこ
の上に付着したエミッタ電極を除去し，基板１上にレジ
スト３０ｂを形成する。そして，ＨＢＴのベースを形成
すべき位置のレジスト３０ｂをパターニングにより除去
して窓３ｉを形成し，ベ―ス電極を形成すべきｐ++層７
を露出させ，その露出させた部分にベース電極１６を形
成する。 工程７’（図１６参照）レジスト３０ｂおよびこの上に
付着したベース電極１６を除去し，レジスト３０ｃを形
成してＨＢＴのコレクタを形成すべき位置のレジスト３
０ｃをパターニングにより除去して窓３０ｊを形成して
ｐ++ＧａＡｓ層７を露出させ，そのｐ++ＧａＡｓ層７お
よびこの下に形成されたアンド―プ層６，ｎ- 層５を除
去してｎ + 層４を露出させ，その露出させた部分にコレ
クタ電極１５を形成する。この工程の後先に請求項１の
工程で述べた第９工程以降の工程により電極リードを形
成する。
この上に付着したエミッタ層を除去し，基板１上にレジ
スト３０ａを形成する。次に，このレジスト３０ａをパ
ターニングして窓３ｈを形成してエミッタキャップ１０
を露出させ，エミッタキャップ１０の上にオ―ミック接
合用エミッタ電極１７を蒸着等により形成する。 工程６’（図１５参照）次に，レジスト３０ａおよびこ
の上に付着したエミッタ電極を除去し，基板１上にレジ
スト３０ｂを形成する。そして，ＨＢＴのベースを形成
すべき位置のレジスト３０ｂをパターニングにより除去
して窓３ｉを形成し，ベ―ス電極を形成すべきｐ++層７
を露出させ，その露出させた部分にベース電極１６を形
成する。 工程７’（図１６参照）レジスト３０ｂおよびこの上に
付着したベース電極１６を除去し，レジスト３０ｃを形
成してＨＢＴのコレクタを形成すべき位置のレジスト３
０ｃをパターニングにより除去して窓３０ｊを形成して
ｐ++ＧａＡｓ層７を露出させ，そのｐ++ＧａＡｓ層７お
よびこの下に形成されたアンド―プ層６，ｎ- 層５を除
去してｎ + 層４を露出させ，その露出させた部分にコレ
クタ電極１５を形成する。この工程の後先に請求項１の
工程で述べた第９工程以降の工程により電極リードを形
成する。
【００２２】
【発明の効果】以上実施例とともに具体的に説明した様
に本発明によれば， 従来プロセスのキ―ポイントで
あったベ―ス電極形成の為のベ―ス層露出工程が不要と
なる。 ベ―ス電極の極薄化が可能となり，また，ベ
―ス・コレクタ間にアンド―プ層を挟み込んでいるの
で，ベ―ス・コレクタ間の容量を低減することができ，
デバイスの超高速化が達成できる。 イオン注入を用
いたデバイス間の絶縁化やベ―ス・コレクタ間の絶縁化
を行っていないので，イオン注入による悪影響（キヤリ
アのトラップ）の発生がない。 等の利点があり高周波
特性の改善をはかることができる。
に本発明によれば， 従来プロセスのキ―ポイントで
あったベ―ス電極形成の為のベ―ス層露出工程が不要と
なる。 ベ―ス電極の極薄化が可能となり，また，ベ
―ス・コレクタ間にアンド―プ層を挟み込んでいるの
で，ベ―ス・コレクタ間の容量を低減することができ，
デバイスの超高速化が達成できる。 イオン注入を用
いたデバイス間の絶縁化やベ―ス・コレクタ間の絶縁化
を行っていないので，イオン注入による悪影響（キヤリ
アのトラップ）の発生がない。 等の利点があり高周波
特性の改善をはかることができる。
【図１】本発明の請求項１，２に関する一実施例を示す
断面構成図である。
断面構成図である。
【図２】本発明の請求項１，２に関する第１工程を示す
概略製作図である。
概略製作図である。
【図３】本発明の請求項１，２に関する第２工程を示す
概略製作図である。
概略製作図である。
【図４】本発明の請求項１に関する第３工程を示す概略
製作図である。
製作図である。
【図５】本発明の請求項１に関する第４工程を示す概略
製作図である。
製作図である。
【図６】本発明の請求項１に関する第５工程を示す概略
製作図である。
製作図である。
【図７】本発明の請求項１に関する第６工程を示す概略
製作図である。
製作図である。
【図８】本発明の請求項１に関する第７工程を示す概略
製作図である。
製作図である。
【図９】本発明の請求項１に関する第８工程を示す概略
製作図である。
製作図である。
【図１０】本発明の請求項１に関する第９工程を示す概
略製作図である。
略製作図である。
【図１１】本発明の請求項１に関する第１０工程を示す
概略製作図である。
概略製作図である。
【図１２】本発明の請求項２に関する工程３’を示す概
略製作図である。
略製作図である。
【図１３】本発明の請求項２に関する工程４’を示す概
略製作図である。
略製作図である。
【図１４】本発明の請求項２に関する工程５’を示す概
略製作図である。
略製作図である。
【図１５】本発明の請求項２に関する工程６’を示す概
略製作図である。
略製作図である。
【図１６】本発明の請求項２に関する工程７’を示す概
略製作図である。
略製作図である。
【図１７】従来例の概略製作工程を示す図である。
１ 半絶縁性ＧａＡｓ基板 ２ 絶縁膜 ３，１３ 窓 ４ ｎ+ ＧａＡｓ層 ５ ｎ- ＧａＡ層 ５ａ Ｎ−ＡｌＧａＡ層 ６，６ａ アンド―プＧａＡｓ層 ７，７ａ ｐ++ＧａＡｓ層 １０ エミッタキャップ １１ 金属薄膜 １３ レジスト １５ コレクタ電極 １６ ベ―ス電極 １７ エミッタ電極 ２０ 電極リ―ド
Claims (2)
- 【請求項１】 以下の工程を含む工程により製造したこ
とを特徴とするヘテロ接合バイポ―ラトランジスタの製
造方法。半絶縁性ＧａＡｓ基板上に第１絶縁膜を形成
する工程。前記第１絶縁膜の所望の箇所を除去して前
記基板を露出させる工程。，前記第１絶縁膜をマスク
として露出した基板を所定の深さにエッチングする工
程。前記エッチング穴にｎ+ / ｎ- /Undope/ｐ++Ｇａ
Ａｓ層を前記基板の表面とほぼ同じ高さになる様にエピ
タキシャル成長により順次積層する工程。前記第１絶
縁膜を除去し，第２絶縁膜を形成するとともに該第２絶
縁膜に窓を設けて前記ｐ++ＧａＡｓ層を露出させる工
程。前記第２絶縁膜をマスクとして露出したｐ++Ｇａ
Ａｓ層およびその下の Undope ＧａＡｓ層をエッチング
により除去して前記ｎ- 層を露出させる工程。露出し
たｎ- 層上にｐ++／Undope／Ｎ−ＡｌＧａＡｓ層および
エミッタキャップ層を順次エピタキシャル成長により積
層し，前記エミッタキャップ層上にエミッタ電極を付着
させ，前記第２絶縁膜上に付着したＮ−ＡｌＧａＡｓ層
およびエミッタキャップ層を除去するとともに第２絶縁
膜を除去する工程。 - 【請求項２】 以下の工程を含む工程により製造したこ
とを特徴とするヘテロ接合バイポ―ラトランジスタの製
造方法。 (1) 半絶縁性ＧａＡｓ基板上に第１絶縁膜を形成する工
程。 (2) 前記第１絶縁膜の所望の箇所を除去して前記基板を
露出させる工程。 (3) 前記第１絶縁膜をマスクとして露出した基板を所定
の深さにエッチングする工程。 (4) 前記エッチング穴にｎ+ / ｎ- ＧａＡｓ/アンドー
プＡｌＧａＡｓ/ｐ++ＧａＡｓ層を前記基板の表面とほ
ぼ同じ高さになる様にエピタキシャル成長により順次積
層する工程。 (5) 前記第１絶縁膜を除去して第１レジストを塗布し，
該第１レジストに窓を設けて前記ｐ++ＧａＡｓ層を露出
させる工程。 (6) 前記第１レジストをマスクとしてＧａＡｓｐ++層お
よびその下のアンドープＡｌＧａＡｓ層をエッチングに
より除去して前記ｎ-ＧａＡｓ 層を露出させる工程。 (7) 前記第１レジストを除去して第２絶縁膜を形成し，
窓を設けて前記ｎ-ＧａＡｓ 層を露出させる工程。 (8) 前記窓を含む第２絶縁膜上にｐ++ＧａＡｓ層／Ｎ−
ＡｌＧａＡｓ層およびＧａＡｓからなるｎ+エミッタキ
ャップ層を順次エピタキシャル成長により積層し，前記
第２絶縁膜上に付着したｐ++ＧａＡｓ層，Ｎ−ＡｌＧａ
Ａｓ層およびエミッタキャップ層を第２絶縁膜とともに
除去する工程。 (9) 第２レジストを塗布し，該第２レジストに工程５，
７で窓開けした個所と同じ個所に窓を設けて前記ｎ+エ
ミッタキャップ層を露出させる工程。 (10) 前記窓を含む第２レジスト上にエミッタ電極を付
着させ，前記第２レジスト上に付着したエミッタ電極を
第２レジストとともに除去する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014104A JPH0555243A (ja) | 1991-03-27 | 1992-01-29 | ヘテロ接合バイポ―ラトランジスタの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333891 | 1991-03-27 | ||
| JP3-63338 | 1991-03-27 | ||
| JP4014104A JPH0555243A (ja) | 1991-03-27 | 1992-01-29 | ヘテロ接合バイポ―ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555243A true JPH0555243A (ja) | 1993-03-05 |
Family
ID=26350005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014104A Pending JPH0555243A (ja) | 1991-03-27 | 1992-01-29 | ヘテロ接合バイポ―ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09103952A (ja) * | 1995-10-03 | 1997-04-22 | Kongo Koki Kk | 異形棒鋼成形用圧延ロールにおけるフシ成形溝の加工方法及びその装置 |
-
1992
- 1992-01-29 JP JP4014104A patent/JPH0555243A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09103952A (ja) * | 1995-10-03 | 1997-04-22 | Kongo Koki Kk | 異形棒鋼成形用圧延ロールにおけるフシ成形溝の加工方法及びその装置 |
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