JPH0555252A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0555252A JPH0555252A JP23721391A JP23721391A JPH0555252A JP H0555252 A JPH0555252 A JP H0555252A JP 23721391 A JP23721391 A JP 23721391A JP 23721391 A JP23721391 A JP 23721391A JP H0555252 A JPH0555252 A JP H0555252A
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- forming
- gate
- sidewall
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Abstract
(57)【要約】
【目的】 本発明は、ゲート電極とドレイン領域との間
のオフセット幅の寸法精度を高めた薄膜トランジスタの
製造方法を提供する。 【構成】 基板11上に第１，第２のゲート電極12，13を
形成後、各ゲート電極側面12ａ，13ｂに第１のサイドウ
ォール15ａ，16ｂを形成する。次いで各ゲート電極12，
13側の全面にゲート絶縁膜18を成膜後、ゲート絶縁膜18
に第２のゲート電極側面13ａと基板11とに通じるコンタ
クトホール21を形成する。次いでゲート絶縁膜18側の全
面に活性層22を成膜し、側面13ａ側の活性層22に不純物
拡散層23を形成する。続いて活性層側面22ａに第２のサ
イドウォール25を形成後、第１のゲート電極12上の活性
層22を覆うマスクパターン26を形成する。それらをマス
クにして活性層22に不純物を導入してドレイン領域27，
ソース領域28を形成し、第２のサイドウォール25ａの下
方の活性層22にオフセット領域29を設ける。
のオフセット幅の寸法精度を高めた薄膜トランジスタの
製造方法を提供する。 【構成】 基板11上に第１，第２のゲート電極12，13を
形成後、各ゲート電極側面12ａ，13ｂに第１のサイドウ
ォール15ａ，16ｂを形成する。次いで各ゲート電極12，
13側の全面にゲート絶縁膜18を成膜後、ゲート絶縁膜18
に第２のゲート電極側面13ａと基板11とに通じるコンタ
クトホール21を形成する。次いでゲート絶縁膜18側の全
面に活性層22を成膜し、側面13ａ側の活性層22に不純物
拡散層23を形成する。続いて活性層側面22ａに第２のサ
イドウォール25を形成後、第１のゲート電極12上の活性
層22を覆うマスクパターン26を形成する。それらをマス
クにして活性層22に不純物を導入してドレイン領域27，
ソース領域28を形成し、第２のサイドウォール25ａの下
方の活性層22にオフセット領域29を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、オフセット構造を有す
る薄膜トランジスタの製造方法に関する。
る薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】逆ゲート型の薄膜トランジスタ（以下Ｔ
ＦＴと略記する）では、ホットキャリアによるトランジ
スタの特性変動を低減するために、オフセット構造が採
用される。次にオフセット構造の薄膜トランジスタの製
造方法を図２により説明する。図の（１）に示す如く、
基板５１上に多結晶シリコン（以下ｐｏｌｙ−Ｓｉと記
す）膜を形成した後、通常のホトリソグラフィーとエッ
チングとによって、ｐｏｌｙ−Ｓｉ膜で第１のゲート電
極５２と第２のゲート電極５３とを形成する。
ＦＴと略記する）では、ホットキャリアによるトランジ
スタの特性変動を低減するために、オフセット構造が採
用される。次にオフセット構造の薄膜トランジスタの製
造方法を図２により説明する。図の（１）に示す如く、
基板５１上に多結晶シリコン（以下ｐｏｌｙ−Ｓｉと記
す）膜を形成した後、通常のホトリソグラフィーとエッ
チングとによって、ｐｏｌｙ−Ｓｉ膜で第１のゲート電
極５２と第２のゲート電極５３とを形成する。
【０００３】続いて図の（２）に示すように、例えば化
学的気相成長法によって、各第１，第２のゲート電極５
２，５３の表面と基板５１の表面とを覆う状態に酸化シ
リコン（ＳｉＯ2 ）膜よりなるゲート絶縁膜５４を成膜
する。その後通常のホトリソグラフィーとエッチングと
によって、第２のゲート電極５３上のゲート絶縁膜５４
にコンタクトホール５５を形成する。
学的気相成長法によって、各第１，第２のゲート電極５
２，５３の表面と基板５１の表面とを覆う状態に酸化シ
リコン（ＳｉＯ2 ）膜よりなるゲート絶縁膜５４を成膜
する。その後通常のホトリソグラフィーとエッチングと
によって、第２のゲート電極５３上のゲート絶縁膜５４
にコンタクトホール５５を形成する。
【０００４】次いで図の（３）に示す如く、例えば化学
的気相成長法によって、コンタクトホール５５の内部と
ゲート絶縁膜５４の表面とにｐｏｌｙ−Ｓｉ膜よりなる
活性層５６を形成する。その後通常のホトリソグラフィ
ーとエッチングとによって、活性層５６の２点鎖線で示
す部分を除去する。
的気相成長法によって、コンタクトホール５５の内部と
ゲート絶縁膜５４の表面とにｐｏｌｙ−Ｓｉ膜よりなる
活性層５６を形成する。その後通常のホトリソグラフィ
ーとエッチングとによって、活性層５６の２点鎖線で示
す部分を除去する。
【０００５】続いて図の（４）に示すように、第１のゲ
ート電極５２上方の活性層５６表面と第１のゲート電極
側面５２ａ側の基板５１上方の活性層５６表面とに、例
えばレジストでイオン注入マスク５７を形成する。その
後イオン注入法によって、イオン注入マスク５７に覆わ
れていない部分の活性層５６に、例えばヒ素をイオン注
入し、ドレイン領域５８とソース領域５９とを形成す
る。また上記ドレイン，ソース領域５８，５９間の上記
活性層５６は、ドレイン領域５８側にオフセット領域６
０を有するチャネル形成領域６１になる。
ート電極５２上方の活性層５６表面と第１のゲート電極
側面５２ａ側の基板５１上方の活性層５６表面とに、例
えばレジストでイオン注入マスク５７を形成する。その
後イオン注入法によって、イオン注入マスク５７に覆わ
れていない部分の活性層５６に、例えばヒ素をイオン注
入し、ドレイン領域５８とソース領域５９とを形成す
る。また上記ドレイン，ソース領域５８，５９間の上記
活性層５６は、ドレイン領域５８側にオフセット領域６
０を有するチャネル形成領域６１になる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記方
法では、イオン注入マスクをゲート電極に合わせる精度
でオフセット領域の幅（以下オフセット幅と記す）の寸
法精度が決定される。通常イオン注入マスクの合わせ精
度は露光装置の合わせ精度に依存する。露光装置の合わ
せずれは通常±０．１５μｍ程度あるので、オフセット
幅はおよそ±０．１５μｍ変動する。このようにオフセ
ット幅が変動するので、ＴＦＴのリーク電流とオン電流
とを正確に決定することができない。この結果、ＴＦＴ
の動作が不安定になる。
法では、イオン注入マスクをゲート電極に合わせる精度
でオフセット領域の幅（以下オフセット幅と記す）の寸
法精度が決定される。通常イオン注入マスクの合わせ精
度は露光装置の合わせ精度に依存する。露光装置の合わ
せずれは通常±０．１５μｍ程度あるので、オフセット
幅はおよそ±０．１５μｍ変動する。このようにオフセ
ット幅が変動するので、ＴＦＴのリーク電流とオン電流
とを正確に決定することができない。この結果、ＴＦＴ
の動作が不安定になる。
【０００７】本発明は、オフセット幅の寸法精度に優れ
た薄膜トランジスタの製造方法を提供することを目的と
する。
た薄膜トランジスタの製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた薄膜トランジスタの製造方法であ
る。すなわち、第１の工程で、基板上に第１のゲート電
極と第２のゲート電極とを形成した後、各ゲート電極が
対向する側とは反対側の各ゲート電極の側面に第１のサ
イドウォールを形成する。続いて第２の工程で、ゲート
電極の表面と基板の表面とを覆う状態にゲート絶縁膜を
成膜する。次いで第３の工程で、第１，第２のゲート電
極間の第２のゲート電極側面のゲート絶縁膜と当該側面
側の基板上のゲート絶縁膜とにコンタクトホールを形成
する。続いて第４の工程で、ゲート絶縁膜を覆う状態に
かつコンタクトホールを介して基板と第２のゲート電極
とに接続する状態に活性層を成膜し、成膜した活性層に
第２のゲート電極中の不純物を拡散して不純物拡散層を
形成する。次いで第５の工程で、各ゲート電極間の活性
層の側面に第２のサイドウォールを形成する。その後第
６の工程で、第１のゲート電極上の活性層を覆う状態に
マスクパターンを形成後、マスクパターンと第２のサイ
ドウォールとをマスクにして活性層に不純物を導入する
ことで、不純物拡散層に接続するドレイン領域をゲート
電極間の活性層に形成するとともに、第１のゲート電極
に対してドレイン領域とは反対側の活性層にソース領域
を形成し、かつ第１のゲート電極側の第２のサイドウォ
ールの下方の活性層をオフセット領域とする。
成するためになされた薄膜トランジスタの製造方法であ
る。すなわち、第１の工程で、基板上に第１のゲート電
極と第２のゲート電極とを形成した後、各ゲート電極が
対向する側とは反対側の各ゲート電極の側面に第１のサ
イドウォールを形成する。続いて第２の工程で、ゲート
電極の表面と基板の表面とを覆う状態にゲート絶縁膜を
成膜する。次いで第３の工程で、第１，第２のゲート電
極間の第２のゲート電極側面のゲート絶縁膜と当該側面
側の基板上のゲート絶縁膜とにコンタクトホールを形成
する。続いて第４の工程で、ゲート絶縁膜を覆う状態に
かつコンタクトホールを介して基板と第２のゲート電極
とに接続する状態に活性層を成膜し、成膜した活性層に
第２のゲート電極中の不純物を拡散して不純物拡散層を
形成する。次いで第５の工程で、各ゲート電極間の活性
層の側面に第２のサイドウォールを形成する。その後第
６の工程で、第１のゲート電極上の活性層を覆う状態に
マスクパターンを形成後、マスクパターンと第２のサイ
ドウォールとをマスクにして活性層に不純物を導入する
ことで、不純物拡散層に接続するドレイン領域をゲート
電極間の活性層に形成するとともに、第１のゲート電極
に対してドレイン領域とは反対側の活性層にソース領域
を形成し、かつ第１のゲート電極側の第２のサイドウォ
ールの下方の活性層をオフセット領域とする。
【０００９】
【作用】上記薄膜トランジスタの製造方法では、オフセ
ット領域になる活性層上に第２のサイドウォールを形成
後、この第２のサイドウォールをマスクにして活性層に
不純物を導入し、ドレイン領域を形成する。この結果、
第１のゲート電極とドレイン領域との間の第２のサイド
ウォールに覆われた部分の活性層がオフセット領域にな
る。このため、オフセット領域の幅は第２のサイドウォ
ールの幅で決定される。通常サイドウォールの幅の寸法
精度は露光装置のマスク合わせ精度よりも高い。したが
って、露光装置で位置合わせして形成したマスクでオフ
セット領域の幅を決定するよりも、第２のサイドウォー
ルをマスクにしてオフセット領域の幅を決定したほう
が、オフセット領域の幅の寸法精度は高くなる。
ット領域になる活性層上に第２のサイドウォールを形成
後、この第２のサイドウォールをマスクにして活性層に
不純物を導入し、ドレイン領域を形成する。この結果、
第１のゲート電極とドレイン領域との間の第２のサイド
ウォールに覆われた部分の活性層がオフセット領域にな
る。このため、オフセット領域の幅は第２のサイドウォ
ールの幅で決定される。通常サイドウォールの幅の寸法
精度は露光装置のマスク合わせ精度よりも高い。したが
って、露光装置で位置合わせして形成したマスクでオフ
セット領域の幅を決定するよりも、第２のサイドウォー
ルをマスクにしてオフセット領域の幅を決定したほう
が、オフセット領域の幅の寸法精度は高くなる。
【００１０】
【実施例】本発明の実施例を図１に示す製造工程図によ
り説明する。図では、逆ゲート型の薄膜トランジスタの
製造方法を示す。図の第１の工程に示す如く、例えば化
学的気相成長法によって、基板１１上にｐｏｌｙ−Ｓｉ
膜を形成する。その後通常のホトリソグラフィーとエッ
チングとによって、上記ｐｏｌｙ−Ｓｉ膜で第１のゲー
ト電極１２と第２のゲート電極１３とを並列状態に形成
する。
り説明する。図では、逆ゲート型の薄膜トランジスタの
製造方法を示す。図の第１の工程に示す如く、例えば化
学的気相成長法によって、基板１１上にｐｏｌｙ−Ｓｉ
膜を形成する。その後通常のホトリソグラフィーとエッ
チングとによって、上記ｐｏｌｙ−Ｓｉ膜で第１のゲー
ト電極１２と第２のゲート電極１３とを並列状態に形成
する。
【００１１】次いで例えば化学的気相成長法によって、
各第１，第２のゲート電極１２，１３を覆う状態に、Ｓ
ｉＯ2 膜１４（２点鎖線で示す部分）を形成する。そし
て上記ＳｉＯ2 膜１４を異方性エッチングによってエッ
チバックし、各第１，第２のゲート電極１２，１３の側
面１２ａ，１２ｂ，１３ａ，１３ｂに、第１のサイドウ
ォール１５（１５ａ，１５ｂ），１６（１６ａ，１６
ｂ）を形成する。続いて通常のホトリソグラフィーによ
って、各第１，第２のゲート電極１２，１３間を除く部
分にレジストでエッチングマスク１７を形成する。次い
で第１のサイドウォール１５ｂ，１６ａ（１点鎖線で示
す部分）を選択的にエッチングして除去する。その後エ
ッチングマスク１７を、例えばアッシャー処理により除
去する。
各第１，第２のゲート電極１２，１３を覆う状態に、Ｓ
ｉＯ2 膜１４（２点鎖線で示す部分）を形成する。そし
て上記ＳｉＯ2 膜１４を異方性エッチングによってエッ
チバックし、各第１，第２のゲート電極１２，１３の側
面１２ａ，１２ｂ，１３ａ，１３ｂに、第１のサイドウ
ォール１５（１５ａ，１５ｂ），１６（１６ａ，１６
ｂ）を形成する。続いて通常のホトリソグラフィーによ
って、各第１，第２のゲート電極１２，１３間を除く部
分にレジストでエッチングマスク１７を形成する。次い
で第１のサイドウォール１５ｂ，１６ａ（１点鎖線で示
す部分）を選択的にエッチングして除去する。その後エ
ッチングマスク１７を、例えばアッシャー処理により除
去する。
【００１２】次に第２の工程に示すように、例えば化学
的気相成長法によって、第１，第２のゲート電極１２，
１３側の全面を覆う状態に、ＳｉＯ2 膜よりなるゲート
絶縁膜１８を形成する。
的気相成長法によって、第１，第２のゲート電極１２，
１３側の全面を覆う状態に、ＳｉＯ2 膜よりなるゲート
絶縁膜１８を形成する。
【００１３】次いで第３の工程に示す如く、通常のホト
リソグラフィーにより、第２のゲート電極１３の側面１
３ａとこの側面１３ａ側の基板１１上とにコンタクトホ
ールパターン１９を設けたエッチングマスク２０を、例
えばレジストで形成する。続いてエッチングを行って、
ゲート絶縁膜１８にコンタクトホール２１を形成する。
その後エッチングマスク２０を、例えばアッシャー処理
により除去する。
リソグラフィーにより、第２のゲート電極１３の側面１
３ａとこの側面１３ａ側の基板１１上とにコンタクトホ
ールパターン１９を設けたエッチングマスク２０を、例
えばレジストで形成する。続いてエッチングを行って、
ゲート絶縁膜１８にコンタクトホール２１を形成する。
その後エッチングマスク２０を、例えばアッシャー処理
により除去する。
【００１４】続いて第４の工程に示すように、例えば化
学的気相成長法によって、ゲート絶縁膜１８を覆う状態
にかつコンタクトホール２１を介して基板１１と第２の
ゲート電極１３とに接続する状態にｐｏｌｙ−Ｓｉ膜よ
りなる活性層２２を成膜する。そして通常のホトリソグ
ラフィーとエッチングとによって、第２のゲート電極１
３の側面１３ｂ側の活性層２２（２点鎖線で示す部分）
を除去する。また活性層２２を成膜中には、第２のゲー
ト電極１３中の不純物が成膜中の活性層２２に拡散し
て、不純物拡散層２３を形成する。
学的気相成長法によって、ゲート絶縁膜１８を覆う状態
にかつコンタクトホール２１を介して基板１１と第２の
ゲート電極１３とに接続する状態にｐｏｌｙ−Ｓｉ膜よ
りなる活性層２２を成膜する。そして通常のホトリソグ
ラフィーとエッチングとによって、第２のゲート電極１
３の側面１３ｂ側の活性層２２（２点鎖線で示す部分）
を除去する。また活性層２２を成膜中には、第２のゲー
ト電極１３中の不純物が成膜中の活性層２２に拡散し
て、不純物拡散層２３を形成する。
【００１５】次いで第５の工程に示す如く、例えば化学
的気相成長法によって、活性層２２表面を覆う状態にＳ
ｉＯ2 膜２４（２点鎖線で示す部分）を形成する。その
後例えば反応性イオンエッチングによって、ＳｉＯ2 膜
２４をエッチバックし、第１，第２のゲート電極１２，
１３間の活性層２２の側面２２ａ，２２ｂに第２のサイ
ドウォール２５（２５ａ，２５ｂ）形成する。このと
き、第１のサイドウォール１５ａ，１６ｂ上のＳｉＯ2
膜２４は、各第１，第２のゲート電極１２，１３上のＳ
ｉＯ2 膜２４の膜厚とほぼ同等の膜厚なので、エッチン
グされて除去される。したがって、第１のサイドウォー
ル１５ａ，１６ｂ上に、第２のサイドウォールは形成さ
れない。
的気相成長法によって、活性層２２表面を覆う状態にＳ
ｉＯ2 膜２４（２点鎖線で示す部分）を形成する。その
後例えば反応性イオンエッチングによって、ＳｉＯ2 膜
２４をエッチバックし、第１，第２のゲート電極１２，
１３間の活性層２２の側面２２ａ，２２ｂに第２のサイ
ドウォール２５（２５ａ，２５ｂ）形成する。このと
き、第１のサイドウォール１５ａ，１６ｂ上のＳｉＯ2
膜２４は、各第１，第２のゲート電極１２，１３上のＳ
ｉＯ2 膜２４の膜厚とほぼ同等の膜厚なので、エッチン
グされて除去される。したがって、第１のサイドウォー
ル１５ａ，１６ｂ上に、第２のサイドウォールは形成さ
れない。
【００１６】そして第６の工程に示すように、通常のホ
トリソグラフィーによって、第１のゲート電極１２の上
方の活性層２２より第２のサイドウォール２５ａの上方
の活性層２２に掛かる状態にレジストでマスクパターン
２６を形成する。このマスクパターン２６と第２のサイ
ドウォール２５とをイオン注入マスクにして、活性層２
２に不純物をイオン注入により導入する。不純物には例
えばヒ素を用い、このときのドーズ量は例えば１×１０
15／ｃｍ2 ないし２×１０15／ｃｍ2 に設定する。そし
て第１，第２ゲート電極１２，１３間の活性層２２に、
不純物拡散層２３に接続するドレイン領域２７を形成
し、ゲート電極１２に対してドレイン領域２７とは反対
側の活性層２２にソース領域２８を形成する。また第２
のサイドウォール２５ａの下方の活性層２２はオフセッ
ト領域２９（網目で示す部分）になり、第１のゲート電
極１２上の活性層２２と側面１２ｂ側の活性層２２とが
チャネル形成領域３０になる。その後、マスクパターン
２６を、例えばアッシャー処理によって除去する。
トリソグラフィーによって、第１のゲート電極１２の上
方の活性層２２より第２のサイドウォール２５ａの上方
の活性層２２に掛かる状態にレジストでマスクパターン
２６を形成する。このマスクパターン２６と第２のサイ
ドウォール２５とをイオン注入マスクにして、活性層２
２に不純物をイオン注入により導入する。不純物には例
えばヒ素を用い、このときのドーズ量は例えば１×１０
15／ｃｍ2 ないし２×１０15／ｃｍ2 に設定する。そし
て第１，第２ゲート電極１２，１３間の活性層２２に、
不純物拡散層２３に接続するドレイン領域２７を形成
し、ゲート電極１２に対してドレイン領域２７とは反対
側の活性層２２にソース領域２８を形成する。また第２
のサイドウォール２５ａの下方の活性層２２はオフセッ
ト領域２９（網目で示す部分）になり、第１のゲート電
極１２上の活性層２２と側面１２ｂ側の活性層２２とが
チャネル形成領域３０になる。その後、マスクパターン
２６を、例えばアッシャー処理によって除去する。
【００１７】上記の如くに、ドレイン領域２７を形成す
ることにより、オフセット領域２９の幅の寸法精度は、
第２のサイドウォール２５ａの寸法精度に依存する。通
常サイドウォールの寸法精度は、設計値に対しておよそ
±０．０１５μｍの範囲内になるので、オフセット領域
２９の幅の寸法精度も設計値に対しておよそ±０．０１
５μｍの範囲内になる。
ることにより、オフセット領域２９の幅の寸法精度は、
第２のサイドウォール２５ａの寸法精度に依存する。通
常サイドウォールの寸法精度は、設計値に対しておよそ
±０．０１５μｍの範囲内になるので、オフセット領域
２９の幅の寸法精度も設計値に対しておよそ±０．０１
５μｍの範囲内になる。
【００１８】またイオン注入によって活性層２２に不純
物を導入するときに、サイドウォール２５ｂが形成され
ているので、このサイドウォール２５ｂに覆われている
活性層２２には不純物が導入されない。しかしながら、
第４の工程でこの部分の活性層２２には不純物拡散層２
３が形成されているので、ドレイン領域２７は不純物拡
散層２３に接続される。このため不純物拡散層２３は、
ドレイン領域として作用するとともに、ドレイン領域２
７と第２のゲート電極１３とを電気的に接続する。
物を導入するときに、サイドウォール２５ｂが形成され
ているので、このサイドウォール２５ｂに覆われている
活性層２２には不純物が導入されない。しかしながら、
第４の工程でこの部分の活性層２２には不純物拡散層２
３が形成されているので、ドレイン領域２７は不純物拡
散層２３に接続される。このため不純物拡散層２３は、
ドレイン領域として作用するとともに、ドレイン領域２
７と第２のゲート電極１３とを電気的に接続する。
【００１９】
【発明の効果】以上、説明したように本発明によれば、
第１のゲート電極側の第２のサイドウォールに覆われた
部分の活性層がオフセット領域になる。すなわちサイド
ウォールの幅がオフセット幅を決定するので、露光装置
で位置合わせして形成したマスクでオフセット幅を決定
するよりも、オフセット幅の寸法精度の向上を図ること
ができる。この結果、ＴＦＴのリーク電流とオン電流と
を正確に制御することができるので、ＴＦＴの動作の安
定性が向上する。
第１のゲート電極側の第２のサイドウォールに覆われた
部分の活性層がオフセット領域になる。すなわちサイド
ウォールの幅がオフセット幅を決定するので、露光装置
で位置合わせして形成したマスクでオフセット幅を決定
するよりも、オフセット幅の寸法精度の向上を図ること
ができる。この結果、ＴＦＴのリーク電流とオン電流と
を正確に制御することができるので、ＴＦＴの動作の安
定性が向上する。
【図１】実施例の製造工程図である。
【図２】従来例の製造工程図である。
１１ 基板 １２ 第１のゲート
電極 １３ 第２のゲート電極 １５ 第１のサイド
ウォール １６ 第１のサイドウォール １８ ゲート絶縁膜 ２１ コンタクトホール ２２ 活性層 ２３ 不純物拡散層 ２５ 第２のサイド
ウォール ２６ マスクパターン ２７ ドレイン領域 ２８ ソース領域 ２９ オフセット領
域
電極 １３ 第２のゲート電極 １５ 第１のサイド
ウォール １６ 第１のサイドウォール １８ ゲート絶縁膜 ２１ コンタクトホール ２２ 活性層 ２３ 不純物拡散層 ２５ 第２のサイド
ウォール ２６ マスクパターン ２７ ドレイン領域 ２８ ソース領域 ２９ オフセット領
域
Claims (1)
- 【請求項１】 基板上に第１のゲート電極と第２のゲー
ト電極とを形成した後、前記第１，第２のゲート電極が
対向する側とは反対側の当該第１，第２のゲート電極の
側面に第１のサイドウォールを形成する第１の工程と、 前記第１，第２のゲート電極の表面と前記基板の表面と
を覆う状態にゲート絶縁膜を成膜する第２の工程と、 前記第１のゲート電極側の第２のゲート電極側面と当該
側面側の前記基板上とに形成されたゲート絶縁膜にコン
タクトホールを形成する第３の工程と、 前記ゲート絶縁膜を覆う状態にかつ前記コンタクトホー
ルを介して前記基板と前記第２のゲート電極とに接続す
る状態に活性層を成膜し、成膜した活性層に第２のゲー
ト電極中の不純物を拡散して不純物拡散層を形成する第
４の工程と、 前記第１，第２のゲート電極間の活性層の側面に第２の
サイドウォールを形成する第５の工程と、 前記第１のゲート電極上の活性層を覆う状態にマスクパ
ターンを形成後、当該マスクパターンと前記第２のサイ
ドウォールとをマスクにして前記活性層に不純物を導入
することで、前記不純物拡散層に接続するドレイン領域
を形成するとともに、第１のゲート電極に対して前記ド
レイン領域とは反対側の活性層にソース領域を形成し、
かつ第１のゲート電極側の第２のサイドウォールの下方
の活性層にオフセット領域を設ける第６の工程とにより
なることを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23721391A JPH0555252A (ja) | 1991-08-22 | 1991-08-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23721391A JPH0555252A (ja) | 1991-08-22 | 1991-08-22 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555252A true JPH0555252A (ja) | 1993-03-05 |
Family
ID=17012063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23721391A Pending JPH0555252A (ja) | 1991-08-22 | 1991-08-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142734A (ja) * | 1993-05-20 | 1995-06-02 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
-
1991
- 1991-08-22 JP JP23721391A patent/JPH0555252A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142734A (ja) * | 1993-05-20 | 1995-06-02 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
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