JPH0555477A - 半導体保護回路 - Google Patents
半導体保護回路Info
- Publication number
- JPH0555477A JPH0555477A JP3215465A JP21546591A JPH0555477A JP H0555477 A JPH0555477 A JP H0555477A JP 3215465 A JP3215465 A JP 3215465A JP 21546591 A JP21546591 A JP 21546591A JP H0555477 A JPH0555477 A JP H0555477A
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- JP
- Japan
- Prior art keywords
- oxide film
- source
- gate electrode
- locos
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体保護回路を構成する厚膜トランジスタ
がオンする閾電圧値を低くして、低いレベルの静電気に
対しても効果的な回路保護を可能とする。 【構成】 半導体回路の入出力部に素子分離膜（ＬＯＣ
ＯＳ）１７をゲート酸化膜とするＭＩＳ型の厚膜トラン
ジスタを設け、この上に接するように導電層としてのポ
リシリコン層３６を設け、これをゲート電極２４ととも
にボンディングパッド３２に接続する。これにより、静
電ノイズ３４が直接このポリシリコン層３６に印加さ
れ、チャネル領域までの距離が短くなる。このため、比
較的低電圧でもＬＯＣＯＳ１７の下側の中央部にチャネ
ルが形成される。一方、ＬＯＣＯＳ１７の下側の両端部
にはゲート電極２４による電界効果でチャネルが形成さ
れる。これにより、ゲート酸化膜の下側のすべての領域
にチャネルが形成されてドレイン１２とソース１３とが
ショートし、静電ノイズはソースからグラウンドへと逃
げる。
がオンする閾電圧値を低くして、低いレベルの静電気に
対しても効果的な回路保護を可能とする。 【構成】 半導体回路の入出力部に素子分離膜（ＬＯＣ
ＯＳ）１７をゲート酸化膜とするＭＩＳ型の厚膜トラン
ジスタを設け、この上に接するように導電層としてのポ
リシリコン層３６を設け、これをゲート電極２４ととも
にボンディングパッド３２に接続する。これにより、静
電ノイズ３４が直接このポリシリコン層３６に印加さ
れ、チャネル領域までの距離が短くなる。このため、比
較的低電圧でもＬＯＣＯＳ１７の下側の中央部にチャネ
ルが形成される。一方、ＬＯＣＯＳ１７の下側の両端部
にはゲート電極２４による電界効果でチャネルが形成さ
れる。これにより、ゲート酸化膜の下側のすべての領域
にチャネルが形成されてドレイン１２とソース１３とが
ショートし、静電ノイズはソースからグラウンドへと逃
げる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に半導体集積回路の内部を過大なサージ電圧より保護す
る半導体保護回路に関する。
に半導体集積回路の内部を過大なサージ電圧より保護す
る半導体保護回路に関する。
【０００２】
【従来の技術】半導体集積回路（以下、単にＬＳＩと呼
ぶ）の１つとして、いわゆるＭＯＳ（Metal Oxide Sili
con ）型のトランジスタがあるが、このＭＯＳトランジ
スタでは、非常に薄いゲート酸化膜（２００オングスト
ローム程度）の上にゲートとなるポリシリコンを設け、
このポリシリコンにＨかＬの電圧を加えることにより、
そのトランジスタがオンオフするようになっている。
ぶ）の１つとして、いわゆるＭＯＳ（Metal Oxide Sili
con ）型のトランジスタがあるが、このＭＯＳトランジ
スタでは、非常に薄いゲート酸化膜（２００オングスト
ローム程度）の上にゲートとなるポリシリコンを設け、
このポリシリコンにＨかＬの電圧を加えることにより、
そのトランジスタがオンオフするようになっている。
【０００３】このようなトランジスタを基板上全面に多
数形成する際、各トランジスタ間を分離するため、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）と呼ばれる素子
分離膜が設けられる。この膜には、約５０００〜１００
００オングストロームと非常に厚い酸化膜が用いられる
ため、通常の使用範囲（５Ｖ）程度の電圧が印加されて
も、そのＬＯＣＯＳの下にチャネルができてトランジス
タ動作をすることはなく、素子分離が完全に行われる。
数形成する際、各トランジスタ間を分離するため、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）と呼ばれる素子
分離膜が設けられる。この膜には、約５０００〜１００
００オングストロームと非常に厚い酸化膜が用いられる
ため、通常の使用範囲（５Ｖ）程度の電圧が印加されて
も、そのＬＯＣＯＳの下にチャネルができてトランジス
タ動作をすることはなく、素子分離が完全に行われる。
【０００４】しかしながら、ＬＳＩを人がハンドリング
する場合には、外部からの静電気は数百Ｖ〜数千Ｖに達
し、これにより通常の電源電圧では動作しない領域にお
いてもトランジスタ動作をする場合がある。このような
高電圧が直接ゲート（ポリシリコン）に加わると、その
下のゲート酸化膜は２００オングストローム程度と非常
に薄いため容易に破壊される。そこで、通常、ＭＯＳあ
るいはＣＭＯＳ（Complementary MOS)タイプのＬＳＩに
は、必ずこのような外部の静電気に対する保護回路が設
けられている。
する場合には、外部からの静電気は数百Ｖ〜数千Ｖに達
し、これにより通常の電源電圧では動作しない領域にお
いてもトランジスタ動作をする場合がある。このような
高電圧が直接ゲート（ポリシリコン）に加わると、その
下のゲート酸化膜は２００オングストローム程度と非常
に薄いため容易に破壊される。そこで、通常、ＭＯＳあ
るいはＣＭＯＳ（Complementary MOS)タイプのＬＳＩに
は、必ずこのような外部の静電気に対する保護回路が設
けられている。
【０００５】このような保護回路としては、従来からＬ
ＯＣＯＳをゲート酸化膜とするＭＩＳ（Metal Insulato
r Semiconductor ）型の厚膜トランジスタが用いられて
いた。以下、図３とともに従来の半導体保護回路につい
て説明する。
ＯＣＯＳをゲート酸化膜とするＭＩＳ（Metal Insulato
r Semiconductor ）型の厚膜トランジスタが用いられて
いた。以下、図３とともに従来の半導体保護回路につい
て説明する。
【０００６】図３は従来の半導体保護回路を表わしたも
のである。このうち図（Ａ）は平面透視図を示し、図
（Ｂ）は図（Ａ）におけるＸＹ断面図を示す。この図に
示すように、基板１１上にはドレイン１２及びソース１
３が形成され、さらにその上には、２００オングストロ
ーム程度の酸化膜１４、１５が５０００〜１００００オ
ングストローム程度のＬＯＣＯＳ１６、１７、１８と一
体に形成されている。この酸化膜１４は、内部回路にお
いてはトランジスタのゲート酸化膜として用いられるも
のである。ＬＯＣＯＳの上には、５０００オングストロ
ーム程度の絶縁膜２３を介して、アルミニウムのゲート
電極２４とソース電極２５が設けられている。絶縁膜２
３には窓２７、２８が設けられ、ゲート電極２４とドレ
イン１２、及びソース電極２５とソース１３とが接続さ
れている。さらに、ゲート電極２４及びソース電極２５
の上には保護膜としての絶縁膜３１が設けられている。
この絶縁膜３１には、ボンディングパッドとして窓３２
が空けられ、これを介して外部とのボンディングが行わ
れるようになっている。
のである。このうち図（Ａ）は平面透視図を示し、図
（Ｂ）は図（Ａ）におけるＸＹ断面図を示す。この図に
示すように、基板１１上にはドレイン１２及びソース１
３が形成され、さらにその上には、２００オングストロ
ーム程度の酸化膜１４、１５が５０００〜１００００オ
ングストローム程度のＬＯＣＯＳ１６、１７、１８と一
体に形成されている。この酸化膜１４は、内部回路にお
いてはトランジスタのゲート酸化膜として用いられるも
のである。ＬＯＣＯＳの上には、５０００オングストロ
ーム程度の絶縁膜２３を介して、アルミニウムのゲート
電極２４とソース電極２５が設けられている。絶縁膜２
３には窓２７、２８が設けられ、ゲート電極２４とドレ
イン１２、及びソース電極２５とソース１３とが接続さ
れている。さらに、ゲート電極２４及びソース電極２５
の上には保護膜としての絶縁膜３１が設けられている。
この絶縁膜３１には、ボンディングパッドとして窓３２
が空けられ、これを介して外部とのボンディングが行わ
れるようになっている。
【０００７】このようなＬＯＣＯＳをゲート酸化膜とす
るＭＩＳ型の厚膜トランジスタを用いた静電保護回路
は、厚膜トランジスタのしきい値（ＶTH）が通常の回路
動作を行う条件よりもはるかに高いため、通常の電源電
圧の範囲では等価回路として全く無視できる構造となっ
ている。
るＭＩＳ型の厚膜トランジスタを用いた静電保護回路
は、厚膜トランジスタのしきい値（ＶTH）が通常の回路
動作を行う条件よりもはるかに高いため、通常の電源電
圧の範囲では等価回路として全く無視できる構造となっ
ている。
【０００８】図３（Ｃ）は、同図（Ａ）、（Ｂ）の等価
回路を表わしたものである。この図に示すように、ゲー
トＧとドレインＤはショートされ、ソースＳは接地され
ている。この回路は、ＬＯＣＯＳ１７をゲート酸化膜と
するＭＩＳ型の厚膜トランジスタを構成している。
回路を表わしたものである。この図に示すように、ゲー
トＧとドレインＤはショートされ、ソースＳは接地され
ている。この回路は、ＬＯＣＯＳ１７をゲート酸化膜と
するＭＩＳ型の厚膜トランジスタを構成している。
【０００９】さて、このような保護回路のボンディング
パッド３２から数百〜数千Ｖの静電ノイズ３４が入って
来ると、これはゲート電極２４に印加され、ＬＯＣＯＳ
１７の下側領域にチャネル３３が生成される。これによ
り、ドレイン１２とソース１３がショートして、ソース
側から接地側に静電ノイズが逃げる。
パッド３２から数百〜数千Ｖの静電ノイズ３４が入って
来ると、これはゲート電極２４に印加され、ＬＯＣＯＳ
１７の下側領域にチャネル３３が生成される。これによ
り、ドレイン１２とソース１３がショートして、ソース
側から接地側に静電ノイズが逃げる。
【００１０】このような保護回路は、チップの周辺、特
にボンディングパッドの近くにそれぞれ配置されてい
る。
にボンディングパッドの近くにそれぞれ配置されてい
る。
【００１１】
【発明が解決しようとする課題】このように、従来の半
導体保護回路では、厚膜トランジスタが動作する電圧が
大のため、例えば数百〜数千Ｖの電圧領域では動作する
が、ゲート電極２４からチャネル領域までの距離は絶縁
膜２３とＬＯＣＯＳ１７の厚みの和である約１５０００
オングストロームと極めて大であるため、それ以下の静
電ノイズに対してはチャネルが生成されず動作しない。
すなわち、数百Ｖ以下の静電気に対してはドレインとソ
ースがショートせず、この電圧が素子領域のゲート酸化
膜（厚さ２００オングストローム）に印加される。とこ
ろが、このゲート酸化膜は通常１６Ｖ程度で破壊される
ため、このような大電圧の印加により容易に破壊されて
しまう。このため、このような厚膜トランジスタによる
保護回路だけでは十分でなく、低いレベルの静電気に対
応するため、他の手段を講じる必要がある。
導体保護回路では、厚膜トランジスタが動作する電圧が
大のため、例えば数百〜数千Ｖの電圧領域では動作する
が、ゲート電極２４からチャネル領域までの距離は絶縁
膜２３とＬＯＣＯＳ１７の厚みの和である約１５０００
オングストロームと極めて大であるため、それ以下の静
電ノイズに対してはチャネルが生成されず動作しない。
すなわち、数百Ｖ以下の静電気に対してはドレインとソ
ースがショートせず、この電圧が素子領域のゲート酸化
膜（厚さ２００オングストローム）に印加される。とこ
ろが、このゲート酸化膜は通常１６Ｖ程度で破壊される
ため、このような大電圧の印加により容易に破壊されて
しまう。このため、このような厚膜トランジスタによる
保護回路だけでは十分でなく、低いレベルの静電気に対
応するため、他の手段を講じる必要がある。
【００１２】このような手段として、例えばダイオード
を用い、逆方向の降伏電圧（１８Ｖ程度）以上の静電ノ
イズをグラウンドに逃がして回路保護を図る方法があ
る。このダイオードはＮとＰの組合せで構成され、この
対向するＮとＰの距離及び長さによって動作の安定性が
決まるが、距離が小さいと抵抗が小さくなり、大きな電
流がこの部分に集中するため問題がある。また、この電
流を分散させるために距離を大きくとって面積を広くと
った場合には、結局クラウディングという現象により電
流が一か所に集中してしまい、大電流を効果的に分散さ
せることができない。従って、大電流に対して効果的な
ダイオードを設計するのが困難であった。
を用い、逆方向の降伏電圧（１８Ｖ程度）以上の静電ノ
イズをグラウンドに逃がして回路保護を図る方法があ
る。このダイオードはＮとＰの組合せで構成され、この
対向するＮとＰの距離及び長さによって動作の安定性が
決まるが、距離が小さいと抵抗が小さくなり、大きな電
流がこの部分に集中するため問題がある。また、この電
流を分散させるために距離を大きくとって面積を広くと
った場合には、結局クラウディングという現象により電
流が一か所に集中してしまい、大電流を効果的に分散さ
せることができない。従って、大電流に対して効果的な
ダイオードを設計するのが困難であった。
【００１３】従って、上記問題点を解決しなければなら
ないという課題がある。
ないという課題がある。
【００１４】この発明はかかる課題を解決するためにな
されたもので、厚膜トランジスタがオンする閾電圧値を
低くして、低いレベルの静電気に対しても効果的な回路
保護が可能な半導体保護回路を提供することを目的とす
る。
されたもので、厚膜トランジスタがオンする閾電圧値を
低くして、低いレベルの静電気に対しても効果的な回路
保護が可能な半導体保護回路を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】この発明に係る半導体保
護回路は、半導体回路の入出力部に設けられ、外部より
入出力用ボンディングパッドに加わる過大なサージ電圧
から内部回路を保護する半導体保護回路であって、前記
内部回路におけるトランジスタの素子分離に用いられる
比較的厚い酸化膜をゲート酸化膜とするＭＩＳ型トラン
ジスタを有し、このＭＩＳ型トランジスタのソース及び
バックゲート電極を電源またはグラウンドに接続すると
ともに、ドレイン及びゲート電極を前記入出力ボンディ
ングパッドに接続し、前記ゲート酸化膜の上に、前記ド
レイン及びソース側から所定の余裕を保持して導電層を
設けこの導電層を前記ゲート電極と接続したものであ
る。
護回路は、半導体回路の入出力部に設けられ、外部より
入出力用ボンディングパッドに加わる過大なサージ電圧
から内部回路を保護する半導体保護回路であって、前記
内部回路におけるトランジスタの素子分離に用いられる
比較的厚い酸化膜をゲート酸化膜とするＭＩＳ型トラン
ジスタを有し、このＭＩＳ型トランジスタのソース及び
バックゲート電極を電源またはグラウンドに接続すると
ともに、ドレイン及びゲート電極を前記入出力ボンディ
ングパッドに接続し、前記ゲート酸化膜の上に、前記ド
レイン及びソース側から所定の余裕を保持して導電層を
設けこの導電層を前記ゲート電極と接続したものであ
る。
【００１６】
【作用】この発明に係る半導体保護回路では、半導体回
路の入出力部に素子分離膜をゲート酸化膜とするＭＩＳ
型の厚膜トランジスタを設け、このゲート酸化膜上にボ
ンディングパッドに接続した導電層を設けることによ
り、チャネル領域までの距離を短くすることができる。
このため、比較的低電圧でもゲート酸化膜の下側の中央
部にチャネルが形成される。一方、ゲート酸化膜の下側
の両端部にはゲート電極による電界効果でチャネルが形
成される。これにより、ゲート酸化膜の下側のすべての
領域にチャネルが形成され、ドレインとソースとがショ
ートする。
路の入出力部に素子分離膜をゲート酸化膜とするＭＩＳ
型の厚膜トランジスタを設け、このゲート酸化膜上にボ
ンディングパッドに接続した導電層を設けることによ
り、チャネル領域までの距離を短くすることができる。
このため、比較的低電圧でもゲート酸化膜の下側の中央
部にチャネルが形成される。一方、ゲート酸化膜の下側
の両端部にはゲート電極による電界効果でチャネルが形
成される。これにより、ゲート酸化膜の下側のすべての
領域にチャネルが形成され、ドレインとソースとがショ
ートする。
【００１７】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１８】図１は本発明の一実施例における半導体保
護回路を表わしたものである。このうち図（Ａ）は平面
透視図を示し、図（Ｂ）は図（Ａ）におけるＸＹ断面図
を示す。ここでは、従来例（図３）と同一部分には同一
の符号を付し、適宜説明を省略する。
護回路を表わしたものである。このうち図（Ａ）は平面
透視図を示し、図（Ｂ）は図（Ａ）におけるＸＹ断面図
を示す。ここでは、従来例（図３）と同一部分には同一
の符号を付し、適宜説明を省略する。
【００１９】図１（Ｂ）に示すように、本実施例では、
ＬＯＣＯＳ１６の上側の絶縁膜２３に窓を空け、ゲート
電極２４とＬＯＣＯＳ１６との間に導電層としてのポリ
シリコン層３６を設け、さらにこれをＬＯＣＯＳ１７上
のほぼ中央部ｂにまで延ばして形成する。このポリシリ
コン層３６は、回路内部の素子を形成するときに同時に
形成すればよいので、新たな工程は一切必要ない。その
他の部分については、従来例と同様である。
ＬＯＣＯＳ１６の上側の絶縁膜２３に窓を空け、ゲート
電極２４とＬＯＣＯＳ１６との間に導電層としてのポリ
シリコン層３６を設け、さらにこれをＬＯＣＯＳ１７上
のほぼ中央部ｂにまで延ばして形成する。このポリシリ
コン層３６は、回路内部の素子を形成するときに同時に
形成すればよいので、新たな工程は一切必要ない。その
他の部分については、従来例と同様である。
【００２０】このような構成の半導体保護回路におい
て、ボンディングパッド３２に外部から静電ノイズ３４
が入ると、これによる静電電圧はゲート電極２４からポ
リシリコン層３６に直接印加される。従って、この場合
にはチャネル領域までの距離はＬＯＣＯＳ１７の厚み分
のみで決まり、ほぼ１００００オングストローム程度と
なる。従って、従来よりも低い数百Ｖ以下の電圧に対し
てもＬＯＣＯＳ１７の下側ｂにチャネルが生成されるこ
ととなる。これにより、ドレイン１２とソース１３がシ
ョートして、ソース１３からバックゲート電極２５を経
て接地側に静電ノイズが逃げることとなる。なお、この
図のチャネル領域のうち、ＬＯＣＯＳ１７の両端部分ａ
及びｃにおいては、もともとオン動作の閾値が低いた
め、この領域にはポリシリコン層３６がかかる必要がな
い。
て、ボンディングパッド３２に外部から静電ノイズ３４
が入ると、これによる静電電圧はゲート電極２４からポ
リシリコン層３６に直接印加される。従って、この場合
にはチャネル領域までの距離はＬＯＣＯＳ１７の厚み分
のみで決まり、ほぼ１００００オングストローム程度と
なる。従って、従来よりも低い数百Ｖ以下の電圧に対し
てもＬＯＣＯＳ１７の下側ｂにチャネルが生成されるこ
ととなる。これにより、ドレイン１２とソース１３がシ
ョートして、ソース１３からバックゲート電極２５を経
て接地側に静電ノイズが逃げることとなる。なお、この
図のチャネル領域のうち、ＬＯＣＯＳ１７の両端部分ａ
及びｃにおいては、もともとオン動作の閾値が低いた
め、この領域にはポリシリコン層３６がかかる必要がな
い。
【００２１】図２は本発明の第２の実施例における半導
体保護回路を表わしたものである。この例では、ポリシ
リコン層３６をＬＯＣＯＳ１７の中央部ｂの上側にのみ
設けるとともに、この上側の絶縁膜２３に窓２９を空
け、ゲート電極２４とポリシリコン層３６を接続する。
この場合の動作は第１の実施例（図１）と同様で、ボン
ディングパッド３２から入った静電ノイズ３４は、ゲー
ト電極２４からポリシリコン層３６に直接印加される。
従って、この場合も、従来よりも低い数百Ｖ以下の電圧
に対してもＬＯＣＯＳ１７の下側ｂにチャネルが生成さ
れ、ドレイン１２とソース１３がショートして、ソース
１３からソース電極２５を経て接地に静電ノイズが逃げ
ることとなる。なお、ＬＯＣＯＳ１７の両端部分ａ及び
ｃにはポリシリコン層３６がかかる必要がないという点
は第１の実施例と同様である。
体保護回路を表わしたものである。この例では、ポリシ
リコン層３６をＬＯＣＯＳ１７の中央部ｂの上側にのみ
設けるとともに、この上側の絶縁膜２３に窓２９を空
け、ゲート電極２４とポリシリコン層３６を接続する。
この場合の動作は第１の実施例（図１）と同様で、ボン
ディングパッド３２から入った静電ノイズ３４は、ゲー
ト電極２４からポリシリコン層３６に直接印加される。
従って、この場合も、従来よりも低い数百Ｖ以下の電圧
に対してもＬＯＣＯＳ１７の下側ｂにチャネルが生成さ
れ、ドレイン１２とソース１３がショートして、ソース
１３からソース電極２５を経て接地に静電ノイズが逃げ
ることとなる。なお、ＬＯＣＯＳ１７の両端部分ａ及び
ｃにはポリシリコン層３６がかかる必要がないという点
は第１の実施例と同様である。
【００２２】なお、このような保護回路に加えて、従来
例で説明したダイオードによる保護回路を併用するのも
効果的で、静電ノイズに対する保護の万全を期す事が可
能となる。
例で説明したダイオードによる保護回路を併用するのも
効果的で、静電ノイズに対する保護の万全を期す事が可
能となる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
保護回路としてのＭＩＳ型厚膜トランジスタの本来のゲ
ート電極の他に、ゲート酸化膜に接するように他のゲー
ト電極としての導電層を配置し、これをボンディングパ
ッドに接続することとしたので、ゲート酸化膜の下側の
すべての領域にチャネルが容易に形成され、ドレインと
ソースとがショートする。このため、比較的低い静電ノ
イズに対しても、内部回路を保護することができるとい
う効果がある。
保護回路としてのＭＩＳ型厚膜トランジスタの本来のゲ
ート電極の他に、ゲート酸化膜に接するように他のゲー
ト電極としての導電層を配置し、これをボンディングパ
ッドに接続することとしたので、ゲート酸化膜の下側の
すべての領域にチャネルが容易に形成され、ドレインと
ソースとがショートする。このため、比較的低い静電ノ
イズに対しても、内部回路を保護することができるとい
う効果がある。
【図１】本発明の一実施例における半導体保護回路を示
す構造図である。
す構造図である。
【図２】本発明の他の実施例における半導体保護回路を
示す構造図である。
示す構造図である。
【図３】従来の半導体保護回路を示す構造図である。
１１ 基板 １２ ドレイン １３ ソース １４、１５ 酸化膜 １６、１７、１８ ＬＯＣＯＳ（素子分離膜） ２３、３１ 絶縁膜 ２４ ゲート電極 ２５ ソース電極 ３２ ボンディングパッド ３３ チャネル ３４ 静電ノイズ ３６ ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 7342−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｆ 7342−4Ｍ ３２１ Ｈ
Claims (1)
- 【請求項１】半導体回路の入出力部に設けられ、外部よ
り入出力用ボンディングパッドに加わる過大なサージ電
圧から内部回路を保護する半導体保護回路であって、 前記内部回路におけるトランジスタの素子分離に用いら
れる比較的厚い酸化膜をゲート酸化膜とするＭＩＳ型ト
ランジスタを有し、 このＭＩＳ型トランジスタのソース及びソース電極を電
源またはグラウンドに接続するとともに、ドレイン及び
ゲート電極を前記入出力ボンディングパッドに接続し、 前記ゲート酸化膜の上に、前記ドレイン及びソース側か
ら所定の余裕を保持して導電層を設け、この導電層を前
記ゲート電極と接続したことを特徴とする半導体保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215465A JPH0555477A (ja) | 1991-08-27 | 1991-08-27 | 半導体保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215465A JPH0555477A (ja) | 1991-08-27 | 1991-08-27 | 半導体保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555477A true JPH0555477A (ja) | 1993-03-05 |
Family
ID=16672829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215465A Pending JPH0555477A (ja) | 1991-08-27 | 1991-08-27 | 半導体保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555477A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100249165B1 (ko) * | 1997-03-07 | 2000-03-15 | 김영환 | 이에스디(esd) 보호회로 및 그 제조방법 |
| KR100256465B1 (ko) * | 1995-11-27 | 2000-05-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치의 입력 보호 회로 |
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