JPS6324656A - Ｃｍｏｓテクノロジイ集積回路用入力保護デバイス - Google Patents
Ｃｍｏｓテクノロジイ集積回路用入力保護デバイスInfo
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- JPS6324656A JPS6324656A JP62118085A JP11808587A JPS6324656A JP S6324656 A JPS6324656 A JP S6324656A JP 62118085 A JP62118085 A JP 62118085A JP 11808587 A JP11808587 A JP 11808587A JP S6324656 A JPS6324656 A JP S6324656A
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- transistor
- resistor
- protection circuit
- input protection
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背担
本発明は、ＣＭＯＳチクノロシイ集積回路用入力保護デ
バイスに係わる。より詳細には本発明は、静電気放電に
対してＣＭＯ８集積回路を保護しくｑるデバイスに係わ
る。
バイスに係わる。より詳細には本発明は、静電気放電に
対してＣＭＯ８集積回路を保護しくｑるデバイスに係わ
る。
静電気ｔｉ１１電に対するＣＭＯ８集積回路入力の保護
は、集積回路の試験Ｔ順とこれらの回路の試験に必要な
値とを定義した米国標準旧Ｌ ＳＴＤ ８８３Ｃ方法３
０１５．２に従って行なわれる必要がある。この標準に
よれば、集積回路は２０００ボルトの過渡電圧を支持し
得る能力をもつことが要求されでいる。この制約を充足
するために種々の入力保護回路が既に提案されている。
は、集積回路の試験Ｔ順とこれらの回路の試験に必要な
値とを定義した米国標準旧Ｌ ＳＴＤ ８８３Ｃ方法３
０１５．２に従って行なわれる必要がある。この標準に
よれば、集積回路は２０００ボルトの過渡電圧を支持し
得る能力をもつことが要求されでいる。この制約を充足
するために種々の入力保護回路が既に提案されている。
しかし乍ら、これら回路のほとんどが上記電圧に耐える
ことができない。従来技術の入力保護回路のうちで特に
第１Ａ図及び第１Ｂ図に示したものについて説明づる。
ことができない。従来技術の入力保護回路のうちで特に
第１Ａ図及び第１Ｂ図に示したものについて説明づる。
第１Ａ図の回路は、入力ラインＬに直列に配備されＭｏ
８ トラジスタ］−に接続された抵抗Ｒから成る。該ト
ランジスタのゲートＱはラインしに接続され、図示の具
体例でトランジスタのドレインとなる電極ｅ１はライン
しに接続され、ソースとなる電極ｅ２はアースされてい
る。抵抗／トランジスタユニットは、各入力端子と集積
回路の各入力との間に配備されている。このアセンブリ
ではトラ〉ジスタのゲート絶縁材は、比較的厚いものが
選択されている。ＭＯＳトランジスタは一般に、酸化物
厚ＶＡＭＯＳトランジスタと指称されている。
８ トラジスタ］−に接続された抵抗Ｒから成る。該ト
ランジスタのゲートＱはラインしに接続され、図示の具
体例でトランジスタのドレインとなる電極ｅ１はライン
しに接続され、ソースとなる電極ｅ２はアースされてい
る。抵抗／トランジスタユニットは、各入力端子と集積
回路の各入力との間に配備されている。このアセンブリ
ではトラ〉ジスタのゲート絶縁材は、比較的厚いものが
選択されている。ＭＯＳトランジスタは一般に、酸化物
厚ＶＡＭＯＳトランジスタと指称されている。
第１Ｂ図に示す別の具体例によれば、直列抵抗ＲはＭＯ
Ｓトランジスタから成るトランジスタＴ′に接続されて
おり、該１〜ランジスタのゲートＱ′はアースされ、電
ｍｅ’１及びｅ’２はラインＬ及びアースに夫々接続さ
れている。このアレンブリでは、ゲート絶縁材は比較的
薄いものが選択されでいる。従ってこれはスタンダード
タイプのＭｏＳトランジスタである。
Ｓトランジスタから成るトランジスタＴ′に接続されて
おり、該１〜ランジスタのゲートＱ′はアースされ、電
ｍｅ’１及びｅ’２はラインＬ及びアースに夫々接続さ
れている。このアレンブリでは、ゲート絶縁材は比較的
薄いものが選択されでいる。従ってこれはスタンダード
タイプのＭｏＳトランジスタである。
また、上記の双方の具体例を組合わせた入力保護回路を
設計することも可能である。しかし乍ら通常は、ＭＯＳ
トランジスタが標準規格を充足するために既に約２００
μｓの幅を必要としでいるので、がなる場合にも動作す
るとは限らない。また４００ボルトの電圧で降伏する。
設計することも可能である。しかし乍ら通常は、ＭＯＳ
トランジスタが標準規格を充足するために既に約２００
μｓの幅を必要としでいるので、がなる場合にも動作す
るとは限らない。また４００ボルトの電圧で降伏する。
降伏電圧は通常、環境によって左右され、例えば給電線
からの遠近によって左右される。
からの遠近によって左右される。
第１Ａ図及び第１Ｂ図の具体例において、直列抵抗Ｒは
多結晶シリコンから形成されてもよく、又は、例えばＰ
基板に対するＮ＋形拡散から形成されてもよい。この場
合降伏の問題は主として直列抵抗の形成に起因すると考
えられる。何枚なら、直列抵抗が多結晶シリコンから形
成されるときは、多結晶シリコンの降伏を生起する電流
応答の問題がある。もし直列抵抗が拡散によって形成さ
れるとき、７！２１電圧が印加されると、直列抵抗を形
成する拡散中の接触を形成する金属（通常はアルミニウ
ム）の移行が生じ、この移行によって、直列抵抗と基板
との間の接合に孔があく。
多結晶シリコンから形成されてもよく、又は、例えばＰ
基板に対するＮ＋形拡散から形成されてもよい。この場
合降伏の問題は主として直列抵抗の形成に起因すると考
えられる。何枚なら、直列抵抗が多結晶シリコンから形
成されるときは、多結晶シリコンの降伏を生起する電流
応答の問題がある。もし直列抵抗が拡散によって形成さ
れるとき、７！２１電圧が印加されると、直列抵抗を形
成する拡散中の接触を形成する金属（通常はアルミニウ
ム）の移行が生じ、この移行によって、直列抵抗と基板
との間の接合に孔があく。
本発明の目的は、新規な入力保護回路、特に米国標準旧
Ｌ ＳＴＤ ８８３Ｃを充足することができ同時に２０
００ボルトの電圧に耐えられる新規な直列抵抗を提供す
ることによつＣ前記欠点を是正で−ることである。
Ｌ ＳＴＤ ８８３Ｃを充足することができ同時に２０
００ボルトの電圧に耐えられる新規な直列抵抗を提供す
ることによつＣ前記欠点を是正で−ることである。
灸ＩＩＪＩ ａと１１
従って、本発明の目的は、各入力端子と各回路自体との
間に半導体基板に設番ノられたトランジスタと直列抵抗
とを含むタイプのＣＭＯＳテクノロジイ東積回路用人力
保１１ｒ！ｌ路であって、直列抵抗が、浮Ｍ電位形絶縁
ケース中に設けられた拡散から成ることを特徴とする入
力保護回路を提供することである。
間に半導体基板に設番ノられたトランジスタと直列抵抗
とを含むタイプのＣＭＯＳテクノロジイ東積回路用人力
保１１ｒ！ｌ路であって、直列抵抗が、浮Ｍ電位形絶縁
ケース中に設けられた拡散から成ることを特徴とする入
力保護回路を提供することである。
特定具体例によれば、ＰＭ板の場合、抵抗はＮ−浮遊電
位ケース中のＰ＋形拡散によって形成される。
位ケース中のＰ＋形拡散によって形成される。
更に、穿孔の問題が生じないように、使用技術にりづい
てＰ＋拡散が０，５−〜０．７μｓ、好ましくは約０．
０−の深さをもち、Ｎ−ケースが３〜６μの深さをもつ
。従って、接触を形成Ｊる金属の移行が生じた場合、も
しこの接触がＰ＋拡散と交差し得るならば金属の移行が
浮遊電位ケースと基板との間の接合に到達することは全
く有り得ない。
てＰ＋拡散が０，５−〜０．７μｓ、好ましくは約０．
０−の深さをもち、Ｎ−ケースが３〜６μの深さをもつ
。従って、接触を形成Ｊる金属の移行が生じた場合、も
しこの接触がＰ＋拡散と交差し得るならば金属の移行が
浮遊電位ケースと基板との間の接合に到達することは全
く有り得ない。
従って、この接合に孔が明き拡散−基板接合の短絡が生
じるおそれはない。
じるおそれはない。
本発明の別の特徴によれば、入力保護回路が更に、第１
の直列抵抗とトランジスタとの間に直列に配備された第
２の抵抗を含む。ＰＭ板の場合は、この第２抵抗はＮ＋
形拡散から成る。
の直列抵抗とトランジスタとの間に直列に配備された第
２の抵抗を含む。ＰＭ板の場合は、この第２抵抗はＮ＋
形拡散から成る。
トランジスタｔよ従来技術を用い、入力ラインに接続さ
れたゲートをもつ酸化物厚ＩＩ！ＭＯ８Ｉ−ランジスタ
として形成されるか、又は、アースされたゲートをもつ
従来の酸化物薄膜ＭＯＳトランジスタとじて形成される
。
れたゲートをもつ酸化物厚ＩＩ！ＭＯ８Ｉ−ランジスタ
として形成されるか、又は、アースされたゲートをもつ
従来の酸化物薄膜ＭＯＳトランジスタとじて形成される
。
本発明の別の特徴及び利点は、添付図面に示す入力保護
回路の好適具体例に基づく以下の記載より明らかにされ
るであろう。
回路の好適具体例に基づく以下の記載より明らかにされ
るであろう。
１体例
第２図及び第３Δ〜第３Ｂ図によれば、本発明の入力保
護回路は木質的に、ＣＭＯＳチクノロシイで形成された
集積回路の各入力端子Ｅと各入力ライン１との間に抵抗
Ｒ１を含む。抵抗Ｒ１は、ダイオードＤとラインＬ′と
によって示される浮遊電位ケースケース中の拡散によっ
て形成される。この直列抵抗Ｒ１は反対形の拡散によっ
て形成された第２抵抗Ｒ２に接続されており、この抵抗
Ｒ２自体はトランジスタ］゛′ に接続されでいる。
護回路は木質的に、ＣＭＯＳチクノロシイで形成された
集積回路の各入力端子Ｅと各入力ライン１との間に抵抗
Ｒ１を含む。抵抗Ｒ１は、ダイオードＤとラインＬ′と
によって示される浮遊電位ケースケース中の拡散によっ
て形成される。この直列抵抗Ｒ１は反対形の拡散によっ
て形成された第２抵抗Ｒ２に接続されており、この抵抗
Ｒ２自体はトランジスタ］゛′ に接続されでいる。
図示の具体例でトランジスタＴ′は、第１Ｂ図のトラン
ジスタ］゛′ と同じである。第３Δ図及び第３Ｂ図で
より詳細に示すように、Ｐ基板の場合、抵抗Ｒ１はＮ−
形拡散から成る浮遊絶縁ケースに設けられるＰ＋拡散か
ら形成される。これらの回に示すように技術的な理由か
ら１拡散はＮ＋拡散によって包囲されでいる。抵抗Ｒ２
を形成するために、これらＮ＋拡散の１つをＮ−ケース
を越えてトランジスタ１”′まで延長する。トランジス
タＴ′の２つの電極はＮ＋拡散によって形成され、その
ゲートｑ′は多結晶シリコンの堆積層によ、って形成さ
れている。第３Ａ図で斜線部分は、回路の能動ゾーン（
トランジスタ、抵抗、等）を包囲する厚い酸化物ゾーン
を示している。更に、第３Δ図及び第３Ｂ図に示す如く
、Ｐ＋拡散と抵抗Ｒ２を形成するＮ＋拡散のレベルでＰ
＋拡散の上方の５ｉ０２層を開孔することによつ゛Ｃ接
触Ｃ１及びＣ２が公知の如く形成される。これら接触は
アルミニウム堆積層から成る。接触Ｃ１は更に、厚い酸
化物の上のアルニウム堆積層から成る入力端子［に接続
されている。
ジスタ］゛′ と同じである。第３Δ図及び第３Ｂ図で
より詳細に示すように、Ｐ基板の場合、抵抗Ｒ１はＮ−
形拡散から成る浮遊絶縁ケースに設けられるＰ＋拡散か
ら形成される。これらの回に示すように技術的な理由か
ら１拡散はＮ＋拡散によって包囲されでいる。抵抗Ｒ２
を形成するために、これらＮ＋拡散の１つをＮ−ケース
を越えてトランジスタ１”′まで延長する。トランジス
タＴ′の２つの電極はＮ＋拡散によって形成され、その
ゲートｑ′は多結晶シリコンの堆積層によ、って形成さ
れている。第３Ａ図で斜線部分は、回路の能動ゾーン（
トランジスタ、抵抗、等）を包囲する厚い酸化物ゾーン
を示している。更に、第３Δ図及び第３Ｂ図に示す如く
、Ｐ＋拡散と抵抗Ｒ２を形成するＮ＋拡散のレベルでＰ
＋拡散の上方の５ｉ０２層を開孔することによつ゛Ｃ接
触Ｃ１及びＣ２が公知の如く形成される。これら接触は
アルミニウム堆積層から成る。接触Ｃ１は更に、厚い酸
化物の上のアルニウム堆積層から成る入力端子［に接続
されている。
本発明の別の特徴によれば、熱放散の効率を更に向上さ
Ｕるために接触Ｃ１は比較的大面積の接触である。
Ｕるために接触Ｃ１は比較的大面積の接触である。
更に、本発明の入力回路を効率よく作動させるために、
Ｐ＋拡散は従来同様の０．５ＩＪ！ｒ！−０，７ＪＪＩ
Ｒの範囲、好ましくは約０．６ｕ！Ｒの厚みをもち、Ｎ
−絶縁ケースは３〜６μｓの厚みをもつ。上述の如く、
絶縁ケースがこのように厚いので、たとえ接触Ｃ１を形
成するアルミニウムの移行（マイグレーション）が生じ
てもこの移行がＮ −ｒ’接合に到達し該接合を破壊す
るという結果にはならない。
Ｐ＋拡散は従来同様の０．５ＩＪ！ｒ！−０，７ＪＪＩ
Ｒの範囲、好ましくは約０．６ｕ！Ｒの厚みをもち、Ｎ
−絶縁ケースは３〜６μｓの厚みをもつ。上述の如く、
絶縁ケースがこのように厚いので、たとえ接触Ｃ１を形
成するアルミニウムの移行（マイグレーション）が生じ
てもこの移行がＮ −ｒ’接合に到達し該接合を破壊す
るという結果にはならない。
実際、Ｎ−ケースと基板との間の接合は大きな容量性で
ある。従って、Ｐ＋拡散とＮ−ケースとによって形成さ
れるアセンブリは分布定数をもつＲＣ回路の礪能を果す
。従って、試験のために２０００ボルトに較正されたピ
ークを送ると、顕著に減衰したピークがＲ１の出力で得
られるのでトランジスタＴ′は正常に作動し得る。
ある。従って、Ｐ＋拡散とＮ−ケースとによって形成さ
れるアセンブリは分布定数をもつＲＣ回路の礪能を果す
。従って、試験のために２０００ボルトに較正されたピ
ークを送ると、顕著に減衰したピークがＲ１の出力で得
られるのでトランジスタＴ′は正常に作動し得る。
上記では本発明の１つの具体例に基づいて本発明を説明
した。しかし乍ら本発明の範囲内でトラジスタＴ′を第
１Δ図のトランジスタＴで代替できることは当業者に明
らかであろう。更に本発明の特徴によれば、抵抗Ｒ２が
任意であり、抵抗Ｒ１が保護トランジスタに直接接続さ
れてもよい。
した。しかし乍ら本発明の範囲内でトラジスタＴ′を第
１Δ図のトランジスタＴで代替できることは当業者に明
らかであろう。更に本発明の特徴によれば、抵抗Ｒ２が
任意であり、抵抗Ｒ１が保護トランジスタに直接接続さ
れてもよい。
第１Ａ図及び第１Ｂ図は従来技術による入力保護回路の
説明図、第２図は本発明の入力保護回路の電気回路図、
第３Δ図はＣＭＯＳテクノロジイぐ形成された第２図の
保護回路の平面図、第３Ｂ図は第３Ａ図と同じ保護回路
の断面図ある。 Ｅ・・・・・・入力端子、し・・・・・・ライン、Ｒ・
・・・・・抵抗、Ｔ、Ｔ’・・・・・・トランジスタ、
ｅｌ 、ｅ２・・・・・・電極。 代理人弁理士 中 村 至 ＩＧＪ−Ａ ＦＴＧ、１−Ｂ ＦＩＧ、２
説明図、第２図は本発明の入力保護回路の電気回路図、
第３Δ図はＣＭＯＳテクノロジイぐ形成された第２図の
保護回路の平面図、第３Ｂ図は第３Ａ図と同じ保護回路
の断面図ある。 Ｅ・・・・・・入力端子、し・・・・・・ライン、Ｒ・
・・・・・抵抗、Ｔ、Ｔ’・・・・・・トランジスタ、
ｅｌ 、ｅ２・・・・・・電極。 代理人弁理士 中 村 至 ＩＧＪ−Ａ ＦＴＧ、１−Ｂ ＦＩＧ、２
Claims (5)
- （１）各入力端子と各回路自体との間に半導体基板に設
けられたトランジスタと直列抵抗とを含むタイプのＣＭ
ＯＳテクノロジイ集積回路用入力保護回路であって、直
列抵抗が、浮遊電位形絶縁ケース中に設けられた拡散か
ら成ることを特徴とする入力保護回路。 - （２）基板がＰ形の場合、抵抗は浮遊電位をもつＮ＾−
絶縁ケース中のＰ＾＋拡散であることを特徴とする、特
許請求の範囲第１項に記載の保護回路。 - （３）更に、第１の直列抵抗とトランジスタとの間に直
列に設けられた第２の抵抗を含むことを特徴とする、特
許請求の範囲第１項に記載の保護回路。 - （４）第２の抵抗がＮ＾＋形拡散から成ることを特徴と
する、特許請求の範囲第３項に記載の保護回路。 - （５）絶縁ケースの厚みが拡散の厚みよりもはるかに大
きいことを特徴とする、特許請求の範囲第１項に記載の
保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8607082 | 1986-05-16 | ||
| FR8607082A FR2598852B1 (fr) | 1986-05-16 | 1986-05-16 | Dispositif de protection d'entree pour circuits integres en technologie cmos. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324656A true JPS6324656A (ja) | 1988-02-02 |
Family
ID=9335336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62118085A Pending JPS6324656A (ja) | 1986-05-16 | 1987-05-14 | Ｃｍｏｓテクノロジイ集積回路用入力保護デバイス |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0246139B1 (ja) |
| JP (1) | JPS6324656A (ja) |
| DE (1) | DE3766750D1 (ja) |
| FR (1) | FR2598852B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002509358A (ja) * | 1997-12-18 | 2002-03-26 | インテル・コーポレーション | 静電放電保護構造を備えた低静電容量トランジスタおよびその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2667193B1 (fr) * | 1990-09-25 | 1993-07-02 | Sgs Thomson Microelectronics | Circuit de precharge pour la lecture de memoires. |
| DE4334515C1 (de) * | 1993-10-09 | 1994-10-20 | Itt Ind Gmbh Deutsche | Verpolungsschutz für integrierte elektronische Schaltkreise in CMOS-Technik |
| DE4423591C2 (de) * | 1994-07-06 | 1996-08-29 | Itt Ind Gmbh Deutsche | Schutzstruktur für integrierte Schaltungen |
| US5654860A (en) * | 1995-08-16 | 1997-08-05 | Micron Technology, Inc. | Well resistor for ESD protection of CMOS circuits |
| WO1997020348A1 (en) * | 1995-11-30 | 1997-06-05 | Micron Technology, Inc. | Structure for esd protection in semiconductor chips |
| US6507074B2 (en) | 1995-11-30 | 2003-01-14 | Micron Technology, Inc. | Structure for ESD protection in semiconductor chips |
| JP3169844B2 (ja) * | 1996-12-11 | 2001-05-28 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778164A (en) * | 1980-10-31 | 1982-05-15 | Pioneer Electronic Corp | Diffused resistor for semiconductor integrated circuit |
| JPS59229856A (ja) * | 1983-06-07 | 1984-12-24 | Rohm Co Ltd | 抵抗回路 |
| JPS60254651A (ja) * | 1984-05-30 | 1985-12-16 | Mitsubishi Electric Corp | Ｃｍｏｓ回路の入力保護回路 |
-
1986
- 1986-05-16 FR FR8607082A patent/FR2598852B1/fr not_active Expired
-
1987
- 1987-04-30 DE DE8787401007T patent/DE3766750D1/de not_active Expired - Lifetime
- 1987-04-30 EP EP87401007A patent/EP0246139B1/fr not_active Expired - Lifetime
- 1987-05-14 JP JP62118085A patent/JPS6324656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002509358A (ja) * | 1997-12-18 | 2002-03-26 | インテル・コーポレーション | 静電放電保護構造を備えた低静電容量トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3766750D1 (de) | 1991-01-31 |
| FR2598852B1 (fr) | 1988-10-21 |
| EP0246139B1 (fr) | 1990-12-19 |
| EP0246139A1 (fr) | 1987-11-19 |
| FR2598852A1 (fr) | 1987-11-20 |
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