JPH0555498A - 化合物半導体論理ゲート回路 - Google Patents
化合物半導体論理ゲート回路Info
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- JPH0555498A JPH0555498A JP23740691A JP23740691A JPH0555498A JP H0555498 A JPH0555498 A JP H0555498A JP 23740691 A JP23740691 A JP 23740691A JP 23740691 A JP23740691 A JP 23740691A JP H0555498 A JPH0555498 A JP H0555498A
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- JP
- Japan
- Prior art keywords
- gate
- power supply
- supply voltage
- circuit
- compound semiconductor
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Abstract
(57)【要約】
【目的】 ＪＦＥＴによるＤＣＦＬ回路において、電源
電圧ＶDDが高くなった際のゲートの遅延時間の増大を抑
える。 【構成】 電源電圧ＶDDと接地電圧ＧＮＤとの間に、抵
抗３，４とＪＦＥＴ１，２とからなるＤＣＦＬ回路が設
けられる。ＪＦＥＴ１，２のゲート入力部には、電圧降
下素子として抵抗５，６が配設され、この抵抗５，６に
よって電源電圧ＶDDが高くなった場合でもゲート電圧が
下がることになる。従って、ゲートからの少数キャリア
の注入が抑えられ、これに起因するゲートの遅延時間の
増大が防止されることになる。
電圧ＶDDが高くなった際のゲートの遅延時間の増大を抑
える。 【構成】 電源電圧ＶDDと接地電圧ＧＮＤとの間に、抵
抗３，４とＪＦＥＴ１，２とからなるＤＣＦＬ回路が設
けられる。ＪＦＥＴ１，２のゲート入力部には、電圧降
下素子として抵抗５，６が配設され、この抵抗５，６に
よって電源電圧ＶDDが高くなった場合でもゲート電圧が
下がることになる。従って、ゲートからの少数キャリア
の注入が抑えられ、これに起因するゲートの遅延時間の
増大が防止されることになる。
Description
【０００１】
【産業上の利用分野】本発明はＤＣＦＬ回路からなる化
合物半導体論理ゲート回路に関する。
合物半導体論理ゲート回路に関する。
【０００２】
【従来の技術】ＧａＡｓＩＣの如き化合物半導体ＩＣ
は、シリコンＩＣに比べて高速性に優れており、その研
究開発が盛んである。例えば、ＧａＡｓＩＣの論理ゲー
トの回路形式としては、ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏ
ｕｐｌｅｄ ＦＥＴＬｏｇｉｃ）回路や、ＳＣＦＬ（Ｓ
ｏｕｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回
路などが多く用いられており（例えば、特開平１−２２
２４８４号公報参照。）、特にＤＣＦＬ回路は、その低
消費電力性からＩＣの基本回路として好適である。
は、シリコンＩＣに比べて高速性に優れており、その研
究開発が盛んである。例えば、ＧａＡｓＩＣの論理ゲー
トの回路形式としては、ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏ
ｕｐｌｅｄ ＦＥＴＬｏｇｉｃ）回路や、ＳＣＦＬ（Ｓ
ｏｕｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回
路などが多く用いられており（例えば、特開平１−２２
２４８４号公報参照。）、特にＤＣＦＬ回路は、その低
消費電力性からＩＣの基本回路として好適である。
【０００３】ところで、ＤＣＦＬ回路を構成する基本素
子としては、ゲートにショットキー接合を用いたＭＥＳ
ＦＥＴ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ＥＴ）や、Ｐ−Ｎ接合を用いたＪＦＥＴ（Ｊｕｎｃｔｉ
ｏｎ ＦＥＴ；接合ゲート型電界効果型トランジスタ）
が用いられている。これらの素子では、ゲート部分にシ
ョットキー接合やＰ−Ｎ接合が形成され、ＤＣＦＬ回路
の論理振幅は、電流の流れ出すソース・ゲート間の電圧
により決められる。このためＭＥＳＦＥＴでは、論理振
幅が約０．５Ｖとなり、ＪＦＥＴでは、論理振幅が約
１．０Ｖとされる。すなわち、ＪＦＥＴの方が約２倍ほ
ど大きい論理振幅を得ることができる。
子としては、ゲートにショットキー接合を用いたＭＥＳ
ＦＥＴ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ＥＴ）や、Ｐ−Ｎ接合を用いたＪＦＥＴ（Ｊｕｎｃｔｉ
ｏｎ ＦＥＴ；接合ゲート型電界効果型トランジスタ）
が用いられている。これらの素子では、ゲート部分にシ
ョットキー接合やＰ−Ｎ接合が形成され、ＤＣＦＬ回路
の論理振幅は、電流の流れ出すソース・ゲート間の電圧
により決められる。このためＭＥＳＦＥＴでは、論理振
幅が約０．５Ｖとなり、ＪＦＥＴでは、論理振幅が約
１．０Ｖとされる。すなわち、ＪＦＥＴの方が約２倍ほ
ど大きい論理振幅を得ることができる。
【０００４】
【発明が解決しようとする課題】論理振幅を大きくでき
る場合、ＩＣとしての動作マージンが大きくなり、高集
積化に適することになる。従って、ＪＦＥＴを採用して
ＩＣ化を図ることが好ましい。
る場合、ＩＣとしての動作マージンが大きくなり、高集
積化に適することになる。従って、ＪＦＥＴを採用して
ＩＣ化を図ることが好ましい。
【０００５】しかしながら、ＪＦＥＴは電源電圧の増加
に対してゲートの遅延時間（τpd）が増大する欠点を有
する。すなわち、ＪＦＥＴでは、電源電圧を高くした場
合には、Ｐ−Ｎ接合を形成しているゲート部分から、電
界効果型トランジスタのチャネル部に少数キャリア（ホ
ール）の注入現象が発生する。この少数キャリアのライ
フタイムが長いため、ゲートの遅延時間が増大すること
になる。
に対してゲートの遅延時間（τpd）が増大する欠点を有
する。すなわち、ＪＦＥＴでは、電源電圧を高くした場
合には、Ｐ−Ｎ接合を形成しているゲート部分から、電
界効果型トランジスタのチャネル部に少数キャリア（ホ
ール）の注入現象が発生する。この少数キャリアのライ
フタイムが長いため、ゲートの遅延時間が増大すること
になる。
【０００６】そこで、本発明は上述の技術的な課題に鑑
み、ＪＦＥＴに供給される電源電圧を高くした場合であ
っても、そのゲートの遅延時間が増大しない構造のＤＣ
ＦＬ回路からなる化合物半導体論理ゲート回路の提供を
目的とする。
み、ＪＦＥＴに供給される電源電圧を高くした場合であ
っても、そのゲートの遅延時間が増大しない構造のＤＣ
ＦＬ回路からなる化合物半導体論理ゲート回路の提供を
目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の化合物半導体論理ゲート回路は、接合ゲー
ト型電界効果型トランジスタを用いたＤＣＦＬ回路から
なり、前記接合ゲート型電界効果型トランジスタのゲー
ト入力部に電圧降下素子を配したことを特徴とする。
め、本発明の化合物半導体論理ゲート回路は、接合ゲー
ト型電界効果型トランジスタを用いたＤＣＦＬ回路から
なり、前記接合ゲート型電界効果型トランジスタのゲー
ト入力部に電圧降下素子を配したことを特徴とする。
【０００８】ここで、前記電圧降下素子とは、例えば抵
抗素子やダイオード等であり、同一の化合物半導体基板
若しくは化合物半導体層上に形成される。なお、本明細
書では、接合ゲート型電界効果型トランジスタにはショ
ットキー接合を用いたＭＥＳＦＥＴが含まれないものと
する。
抗素子やダイオード等であり、同一の化合物半導体基板
若しくは化合物半導体層上に形成される。なお、本明細
書では、接合ゲート型電界効果型トランジスタにはショ
ットキー接合を用いたＭＥＳＦＥＴが含まれないものと
する。
【０００９】
【作用】ＤＣＦＬ回路を接合ゲート型電界効果型トラン
ジスタ（ＪＦＥＴ）から構成することで、ＭＥＳＦＥＴ
に比べて論理振幅を大きくとることができる。そして、
本発明においては、その接合ゲート型電界効果型トラン
ジスタのゲート入力部に電圧降下素子が配されるため、
ゲート電圧が電源電圧に対して相対的に低くなり、少数
キャリアのチャネル部分への注入量を抑制することがで
きる。
ジスタ（ＪＦＥＴ）から構成することで、ＭＥＳＦＥＴ
に比べて論理振幅を大きくとることができる。そして、
本発明においては、その接合ゲート型電界効果型トラン
ジスタのゲート入力部に電圧降下素子が配されるため、
ゲート電圧が電源電圧に対して相対的に低くなり、少数
キャリアのチャネル部分への注入量を抑制することがで
きる。
【００１０】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【００１１】まず、図１に本実施例の２段のＤＣＦＬ回
路からなりインバーター構成とされた化合物半導体論理
ゲート回路の例を示す。図１に示す２段のＤＣＦＬ回路
には、電源電圧ＶDDを供給するための電源電圧線７と、
接地電圧ＧＮＤを供給するための接地電圧線８がそれぞ
れ接続されている。前段のＤＣＦＬ回路は、ゲート入力
部に抵抗５が設けられたＪＦＥＴ１と、抵抗３とからな
り、後段のＤＣＦＬ回路は、ゲート入力部に抵抗６が設
けられたＪＦＥＴ２と、抵抗４とからなる。
路からなりインバーター構成とされた化合物半導体論理
ゲート回路の例を示す。図１に示す２段のＤＣＦＬ回路
には、電源電圧ＶDDを供給するための電源電圧線７と、
接地電圧ＧＮＤを供給するための接地電圧線８がそれぞ
れ接続されている。前段のＤＣＦＬ回路は、ゲート入力
部に抵抗５が設けられたＪＦＥＴ１と、抵抗３とからな
り、後段のＤＣＦＬ回路は、ゲート入力部に抵抗６が設
けられたＪＦＥＴ２と、抵抗４とからなる。
【００１２】前段のＤＣＦＬ回路を構成するＪＦＥＴ１
のソースは、前記接地電圧線８に接続され、そのＪＦＥ
Ｔ１のドレインは抵抗３の一方の端子に接続される。こ
のＪＦＥＴ１のドレインは当該前段のＤＣＦＬ回路の出
力端子とされる。抵抗３の他方の端子には、電源電圧Ｖ
DDを供給するための電源電圧線７が接続される。
のソースは、前記接地電圧線８に接続され、そのＪＦＥ
Ｔ１のドレインは抵抗３の一方の端子に接続される。こ
のＪＦＥＴ１のドレインは当該前段のＤＣＦＬ回路の出
力端子とされる。抵抗３の他方の端子には、電源電圧Ｖ
DDを供給するための電源電圧線７が接続される。
【００１３】後段のＤＣＦＬ回路も前段と同様の構造を
有し、後段のＤＣＦＬ回路を構成するＪＦＥＴ２のソー
スは、前記接地電圧線８に接続され、そのＪＦＥＴ２の
ドレインは抵抗４の一方の端子に接続される。このＪＦ
ＥＴ２のドレインは２段のインバーターの出力端子とさ
れる。抵抗４の他方の端子には、電源電圧ＶDDを供給す
るための電源電圧線７が接続される。
有し、後段のＤＣＦＬ回路を構成するＪＦＥＴ２のソー
スは、前記接地電圧線８に接続され、そのＪＦＥＴ２の
ドレインは抵抗４の一方の端子に接続される。このＪＦ
ＥＴ２のドレインは２段のインバーターの出力端子とさ
れる。抵抗４の他方の端子には、電源電圧ＶDDを供給す
るための電源電圧線７が接続される。
【００１４】これらＤＣＦＬ回路は、それぞれゲート入
力部に抵抗５，６を有するため、これら抵抗５，６にお
ける電圧降下によって、電源電圧ＶDDに対するゲート電
圧が低くなる。従って、電源電圧ＶDDがその変動によっ
て高くなった場合であっても、通常のＪＦＥＴに比べて
ゲート電圧が相対的に低くなり、拡散ゲートからチャネ
ルに向けての少数キャリアの注入が抑えられることにな
る。このため高い電源電圧ＶDDに対してゲートの遅延時
間（τpd）が大きくなる欠点が改善される。
力部に抵抗５，６を有するため、これら抵抗５，６にお
ける電圧降下によって、電源電圧ＶDDに対するゲート電
圧が低くなる。従って、電源電圧ＶDDがその変動によっ
て高くなった場合であっても、通常のＪＦＥＴに比べて
ゲート電圧が相対的に低くなり、拡散ゲートからチャネ
ルに向けての少数キャリアの注入が抑えられることにな
る。このため高い電源電圧ＶDDに対してゲートの遅延時
間（τpd）が大きくなる欠点が改善される。
【００１５】また、当該論理ゲート回路は、ＤＣＦＬ回
路からなるために低消費電力で動作し、さらにＪＦＥＴ
１，２を基本素子とすることから、その電位差の大きな
論理振幅により十分な動作マージンを確保できる。
路からなるために低消費電力で動作し、さらにＪＦＥＴ
１，２を基本素子とすることから、その電位差の大きな
論理振幅により十分な動作マージンを確保できる。
【００１６】図３は、負荷曲線と次段に流入する電流量
の比較を示す図である。実線Ｊｉが本実施例によるゲー
ト電流であって少数キャリアの注入量に相当し、破線Ｊ
ｐが従来のＤＣＦＬ回路のゲート電流を示す曲線であ
る。
の比較を示す図である。実線Ｊｉが本実施例によるゲー
ト電流であって少数キャリアの注入量に相当し、破線Ｊ
ｐが従来のＤＣＦＬ回路のゲート電流を示す曲線であ
る。
【００１７】先ずＪＦＥＴ１，２自体の動作について説
明すると、直線ｈ1は電源電圧ＶDDの値をＶDCとする場
合を示し、負荷である抵抗３，４の値によってその直線
ｈ1 の傾きが決定される。この直線ｈ1 と曲線ｇ1 〜ｇ
3 の交点がそれぞれ各ゲート電圧におけるドレイン電流
を示し、曲線ｇ1 はゲート電圧が１．０Ｖ、曲線ｇ2 は
ゲート電圧が０．８Ｖ、曲線ｇ3 はゲート電圧が０．６
Ｖの時のそれぞれ曲線である。従って、ゲート電圧が
１．０Ｖの場合、曲線ｇ1 と直線ｈ1 の交点がドレイン
電流を示し、図３より、そのドレイン電流は電流値ＩF1
となる。
明すると、直線ｈ1は電源電圧ＶDDの値をＶDCとする場
合を示し、負荷である抵抗３，４の値によってその直線
ｈ1 の傾きが決定される。この直線ｈ1 と曲線ｇ1 〜ｇ
3 の交点がそれぞれ各ゲート電圧におけるドレイン電流
を示し、曲線ｇ1 はゲート電圧が１．０Ｖ、曲線ｇ2 は
ゲート電圧が０．８Ｖ、曲線ｇ3 はゲート電圧が０．６
Ｖの時のそれぞれ曲線である。従って、ゲート電圧が
１．０Ｖの場合、曲線ｇ1 と直線ｈ1 の交点がドレイン
電流を示し、図３より、そのドレイン電流は電流値ＩF1
となる。
【００１８】従来のＤＣＦＬ回路を用いた場合で電源電
圧ＶDDがＶDCの時、破線Ｊｐと直線ｈ1 の交点が少数キ
ャリアの注入量に相当する電流値ＩGMとなる。この電流
値ＩGMは電源電圧ＶDDが上昇した場合に、曲線Ｊｐに従
って大きく増大し、前記電流値ＩF1に対して無視できな
い程の値となる。例えば、電源電圧ＶDDがＶDAまで上昇
した時、直線ｈ2 と破線Ｊｐの交点から示されるよう
に、その少数キャリアの注入量に相当する電流値ＩGMも
電流値ＩF1の７割程度にまで上昇してしまう。なお、図
３において、電源電圧ＶDDをＶDCとした場合では、丁度
電流値ＩGMは電流値ＩF1の半分とされている。
圧ＶDDがＶDCの時、破線Ｊｐと直線ｈ1 の交点が少数キ
ャリアの注入量に相当する電流値ＩGMとなる。この電流
値ＩGMは電源電圧ＶDDが上昇した場合に、曲線Ｊｐに従
って大きく増大し、前記電流値ＩF1に対して無視できな
い程の値となる。例えば、電源電圧ＶDDがＶDAまで上昇
した時、直線ｈ2 と破線Ｊｐの交点から示されるよう
に、その少数キャリアの注入量に相当する電流値ＩGMも
電流値ＩF1の７割程度にまで上昇してしまう。なお、図
３において、電源電圧ＶDDをＶDCとした場合では、丁度
電流値ＩGMは電流値ＩF1の半分とされている。
【００１９】次に、本実施例のＤＣＦＬ回路を用いた場
合では、図３中の実線Ｊｉの如きゲート電流が得られる
ことになる。この実線Ｊｉは従来の回路における破線Ｊ
ｐよりも傾きが鈍った曲線であり、それだけ高い電源電
圧ＶDDに対応できることになる。電流値ＩGMが許容され
る少数キャリアの注入量に相当する電流値であるなら
ば、本実施例のＤＣＦＬ回路の採用によって、電源電圧
ＶDDがＶDAまで上昇しても、直線ｈ2 と実線Ｊｉの交点
で示されるような許容される範囲内と言うことになり、
高い電源電圧であっても遅延時間τpdの増大を抑えた確
実な動作が期待できることになる。
合では、図３中の実線Ｊｉの如きゲート電流が得られる
ことになる。この実線Ｊｉは従来の回路における破線Ｊ
ｐよりも傾きが鈍った曲線であり、それだけ高い電源電
圧ＶDDに対応できることになる。電流値ＩGMが許容され
る少数キャリアの注入量に相当する電流値であるなら
ば、本実施例のＤＣＦＬ回路の採用によって、電源電圧
ＶDDがＶDAまで上昇しても、直線ｈ2 と実線Ｊｉの交点
で示されるような許容される範囲内と言うことになり、
高い電源電圧であっても遅延時間τpdの増大を抑えた確
実な動作が期待できることになる。
【００２０】図２はＪＦＥＴ１，２の部分の構造断面を
示す。すなわち、ＪＦＥＴ１，２は、半絶縁性ＧａＡｓ
基板１１にｎ型の不純物導電型の動作層としてソース領
域１４とドレイン領域１２が基板表面に臨んで形成さ
れ、これらソース領域１４とドレイン領域１２の間の領
域がチャネル領域１３とされる。このチャネル領域１３
上の基板主面には、Ｐ−Ｎ接合をなすように、ｐ型の高
濃度不純物拡散領域からなるゲート領域１５が形成され
る。ゲート領域１５には、その表面でゲート電極１８が
接続される。ソース領域１４にはその表面でソース電極
１６が接続され、ドレイン領域１２にはその表面でドレ
イン電極１７が接続される。ゲート電極１８は、例えば
Ｔｉ／Ｐｔ／Ａｕの３層の金属層から形成され、ソース
電極１６，ドレイン電極１７は、例えばＡｕ−Ｇｅ／Ｎ
ｉから構成されるオーミック電極とされる。
示す。すなわち、ＪＦＥＴ１，２は、半絶縁性ＧａＡｓ
基板１１にｎ型の不純物導電型の動作層としてソース領
域１４とドレイン領域１２が基板表面に臨んで形成さ
れ、これらソース領域１４とドレイン領域１２の間の領
域がチャネル領域１３とされる。このチャネル領域１３
上の基板主面には、Ｐ−Ｎ接合をなすように、ｐ型の高
濃度不純物拡散領域からなるゲート領域１５が形成され
る。ゲート領域１５には、その表面でゲート電極１８が
接続される。ソース領域１４にはその表面でソース電極
１６が接続され、ドレイン領域１２にはその表面でドレ
イン電極１７が接続される。ゲート電極１８は、例えば
Ｔｉ／Ｐｔ／Ａｕの３層の金属層から形成され、ソース
電極１６，ドレイン電極１７は、例えばＡｕ−Ｇｅ／Ｎ
ｉから構成されるオーミック電極とされる。
【００２１】そして、本実施例のＤＣＦＬ回路では、そ
のドレイン電極１７に負荷抵抗１９が接続され、その負
荷抵抗１９の他端に電源電圧ＶDDが供給される。また、
そのゲート入力部であるゲート電極１８には抵抗２０が
接続される。この抵抗２０による電圧降下作用によっ
て、電源電圧ＶDDが高くなった場合であっても、ゲート
領域１５からの少数キャリア（ホール）の注入現象が抑
制されることになる。このため、遅延時間τpdの増大が
防止され、高速な動作が実現される。
のドレイン電極１７に負荷抵抗１９が接続され、その負
荷抵抗１９の他端に電源電圧ＶDDが供給される。また、
そのゲート入力部であるゲート電極１８には抵抗２０が
接続される。この抵抗２０による電圧降下作用によっ
て、電源電圧ＶDDが高くなった場合であっても、ゲート
領域１５からの少数キャリア（ホール）の注入現象が抑
制されることになる。このため、遅延時間τpdの増大が
防止され、高速な動作が実現される。
【００２２】なお、本実施例では、電圧降下素子として
は、ゲート入力部に抵抗を設けたが、これに限定され
ず、ダイオード等を設けるようにしても良い。
は、ゲート入力部に抵抗を設けたが、これに限定され
ず、ダイオード等を設けるようにしても良い。
【００２３】
【発明の効果】本発明の化合物半導体論理ゲート回路で
は、接合ゲート型電界効果型トランジスタのゲート入力
部に電圧降下素子が配されるため、ゲート電圧を電源電
圧に対して相対的に低くすることができ、少数キャリア
のチャネル部分への注入量を抑制することができる。こ
のため電源電圧ＶDDが高くなった場合でも、遅延時間τ
pdの増大なく回路を作動させることができる。また、本
発明は接合ゲート型電界効果型トランジスタを基本素子
としているため、ＭＥＳＦＥＴに比べて論理振幅を大き
くとることができる。
は、接合ゲート型電界効果型トランジスタのゲート入力
部に電圧降下素子が配されるため、ゲート電圧を電源電
圧に対して相対的に低くすることができ、少数キャリア
のチャネル部分への注入量を抑制することができる。こ
のため電源電圧ＶDDが高くなった場合でも、遅延時間τ
pdの増大なく回路を作動させることができる。また、本
発明は接合ゲート型電界効果型トランジスタを基本素子
としているため、ＭＥＳＦＥＴに比べて論理振幅を大き
くとることができる。
【図１】本発明の化合物半導体論理ゲート回路の一例を
２段接続したものを示す回路図である。
２段接続したものを示す回路図である。
【図２】本発明の化合物半導体論理ゲート回路の一例の
ＪＦＥＴの部分の断面構造を示す模式的な断面図であ
る。
ＪＦＥＴの部分の断面構造を示す模式的な断面図であ
る。
【図３】本発明の化合物半導体論理ゲート回路の一例と
従来例を比較したＤＣＦＬ回路の負荷曲線を示す特性図
である。
従来例を比較したＤＣＦＬ回路の負荷曲線を示す特性図
である。
１，２…ＪＦＥＴ ３，４，５，６…抵抗 ＶDD…電源電圧
Claims (1)
- 【請求項１】 接合ゲート型電界効果型トランジスタを
用いたＤＣＦＬ回路からなる化合物半導体論理ゲート回
路において、前記接合ゲート型電界効果型トランジスタ
のゲート入力部に電圧降下素子を配したことを特徴とす
る化合物半導体論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23740691A JPH0555498A (ja) | 1991-08-23 | 1991-08-23 | 化合物半導体論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23740691A JPH0555498A (ja) | 1991-08-23 | 1991-08-23 | 化合物半導体論理ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555498A true JPH0555498A (ja) | 1993-03-05 |
Family
ID=17014917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23740691A Pending JPH0555498A (ja) | 1991-08-23 | 1991-08-23 | 化合物半導体論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555498A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451961B2 (en) | 2000-02-03 | 2002-09-17 | Nippon Shokubai Co Ltd | Ethylenimine polymer, aqueous solution of ethylenimine polymer, production process for the same and purifying process therefor |
| US6924378B2 (en) | 2002-04-24 | 2005-08-02 | Nippon Shokubai Co., Ltd. | Method for production of aziridines and N-vinylamides |
-
1991
- 1991-08-23 JP JP23740691A patent/JPH0555498A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451961B2 (en) | 2000-02-03 | 2002-09-17 | Nippon Shokubai Co Ltd | Ethylenimine polymer, aqueous solution of ethylenimine polymer, production process for the same and purifying process therefor |
| US6924378B2 (en) | 2002-04-24 | 2005-08-02 | Nippon Shokubai Co., Ltd. | Method for production of aziridines and N-vinylamides |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |