JPS63252478A - 絶縁ゲ−ト型半導体装置 - Google Patents
絶縁ゲ−ト型半導体装置Info
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- JPS63252478A JPS63252478A JP62087370A JP8737087A JPS63252478A JP S63252478 A JPS63252478 A JP S63252478A JP 62087370 A JP62087370 A JP 62087370A JP 8737087 A JP8737087 A JP 8737087A JP S63252478 A JPS63252478 A JP S63252478A
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- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
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- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＧａＡｓ等化合物半導体を主に用いた絶縁ゲー
ト型トランジスタ等の半導体装直に関する。
ト型トランジスタ等の半導体装直に関する。
本発明は化合物半導体単結晶層をチャンネル領域に用い
た絶縁ゲート型トランジスタで、チャンネル領域とゲー
ト型絶縁膜の間に１００原子層以下のシリコン単結晶薄
膜を挿入して化合物半導体チャンネル領域とゲート絶縁
膜の間の界面準位の低減を図ったものである。
た絶縁ゲート型トランジスタで、チャンネル領域とゲー
ト型絶縁膜の間に１００原子層以下のシリコン単結晶薄
膜を挿入して化合物半導体チャンネル領域とゲート絶縁
膜の間の界面準位の低減を図ったものである。
ＧａＡｓ等化合物半導体を用いたトランジスタは主にシ
ョットキーゲート型（ＭＥＳ）電界効果トランジスタ（
ＦＥＴ）であり、最近ＨＥＭＴ、ＨＢＴ等が開発されて
いる。一方、Ｓｉでは絶縁ゲート型ＦＥＴ特にＭＯＳ
Ｆ ＥＴが高集積回路に用いられている。化合物半導体
でＭＯＳ Ｆ ＥＴを用いないのは主にＳｉにおけるＳ
ｉＯ□のように良質の絶縁膜が形成しにくいことと、化
合物半導体のＭＯ３構造において界面準位が多いことに
起因する。また、半導体としてＧｅを用いた場合も同様
である。
ョットキーゲート型（ＭＥＳ）電界効果トランジスタ（
ＦＥＴ）であり、最近ＨＥＭＴ、ＨＢＴ等が開発されて
いる。一方、Ｓｉでは絶縁ゲート型ＦＥＴ特にＭＯＳ
Ｆ ＥＴが高集積回路に用いられている。化合物半導体
でＭＯＳ Ｆ ＥＴを用いないのは主にＳｉにおけるＳ
ｉＯ□のように良質の絶縁膜が形成しにくいことと、化
合物半導体のＭＯ３構造において界面準位が多いことに
起因する。また、半導体としてＧｅを用いた場合も同様
である。
（発明が解決しようとする問題点〕
本発明はＧａＡｓ等化合物半導体などＳｉ以外の半導体
を用いた絶縁ゲート型トランジスタを提供し、高速・高
集積ＭＯ５ＩＣの実現を可能ならしめるものである。
を用いた絶縁ゲート型トランジスタを提供し、高速・高
集積ＭＯ５ＩＣの実現を可能ならしめるものである。
本発明におけるＭＯＳＦＥＴは、Ｐ型ＧａＡｓチャンネ
ル領域と該領域を挟んで互いに離間するＮ型ソースおよ
びドレイン領域とチャンネル領域上に設けられたゲート
絶縁膜と該絶縁膜上に設けられたゲート電極より成り、
前記チャンネル領域とデー４絶縁膜の間に１００原子層
以下のシリコン単結晶薄膜を挿入したものである。 Ｇ
ａＡｓ以外には他のｍ−ｖ化合物半導体やＧｏなど■族
半導体が用いられる。
ル領域と該領域を挟んで互いに離間するＮ型ソースおよ
びドレイン領域とチャンネル領域上に設けられたゲート
絶縁膜と該絶縁膜上に設けられたゲート電極より成り、
前記チャンネル領域とデー４絶縁膜の間に１００原子層
以下のシリコン単結晶薄膜を挿入したものである。 Ｇ
ａＡｓ以外には他のｍ−ｖ化合物半導体やＧｏなど■族
半導体が用いられる。
シリコン単結晶薄膜は非常に薄いので電子または正札の
多くはシリコン薄膜よりもＧａＡｓチャネル領域を流れ
るため移動度が大きい。またチャンネル領域とゲート絶
縁膜の間の界面準位はＳｉとＳｉｎｇ界面のため充分小
なくできる。さらに、シリコン薄膜は非常に薄いのでＧ
ａＡｓとの格子定数の不整合があっても欠陥は発生しに
くい、チャンネル領域の表面電位即ち、しきい電圧ｖｔ
ｈはチャンネル領域の不純物密度および分布、ゲート絶
縁膜の種類や膜厚、ゲート電極の材料などでも制御され
るが、シリコン薄膜の原子層数（膜厚）、添加不純物の
導電型および添加密度によっても制御できる。
多くはシリコン薄膜よりもＧａＡｓチャネル領域を流れ
るため移動度が大きい。またチャンネル領域とゲート絶
縁膜の間の界面準位はＳｉとＳｉｎｇ界面のため充分小
なくできる。さらに、シリコン薄膜は非常に薄いのでＧ
ａＡｓとの格子定数の不整合があっても欠陥は発生しに
くい、チャンネル領域の表面電位即ち、しきい電圧ｖｔ
ｈはチャンネル領域の不純物密度および分布、ゲート絶
縁膜の種類や膜厚、ゲート電極の材料などでも制御され
るが、シリコン薄膜の原子層数（膜厚）、添加不純物の
導電型および添加密度によっても制御できる。
以下に図面を用いて本発明を詳述する。
＋１１実施例１ （第１図）
第１図には本発明によるＭＯＳ Ｆ ＥＴの断面構造例
を示す、ｐ型ＧａＡｓ層１の表面をｐ型チャンネル４と
し、これを挟んでＧａＡｓによるｎ型ソースおよびドレ
イン領域２．４が設けられ、ｐチャンネル頭載４上には
Ｓｔ単結晶薄１１！ＪＴ、ゲート絶＆！膜５が形成され
、さらにその上にはゲート電極６を設けている。ＧａＡ
ｓ層ｌの表面結晶面は特に限定はないがＳｉ単結晶が成
長しやすい面であることが望ましく、例えば（１００１
面などが用いられる＊ Ｓｉｎ膜７の厚みは制御可能で
極力薄いことが望ましく単原子層〜１００原子層である
。ゲート絶縁膜５にはＳｉＯ□をはじめＳｉＮなどが使
用できる。 ＳｉＯ□としては熱酸化膜やＣＶＤ酸化膜
が用いられる。ゲート絶縁膜５の厚みやチャンネル長さ
は任意の値を選択できる。ｐチャンネル領域４はＧａＡ
ｓ０外にＩｎＰなど他のｍ−ｖ半導体、Ｇｅなどの■族
半導体も用いることができる。
を示す、ｐ型ＧａＡｓ層１の表面をｐ型チャンネル４と
し、これを挟んでＧａＡｓによるｎ型ソースおよびドレ
イン領域２．４が設けられ、ｐチャンネル頭載４上には
Ｓｔ単結晶薄１１！ＪＴ、ゲート絶＆！膜５が形成され
、さらにその上にはゲート電極６を設けている。ＧａＡ
ｓ層ｌの表面結晶面は特に限定はないがＳｉ単結晶が成
長しやすい面であることが望ましく、例えば（１００１
面などが用いられる＊ Ｓｉｎ膜７の厚みは制御可能で
極力薄いことが望ましく単原子層〜１００原子層である
。ゲート絶縁膜５にはＳｉＯ□をはじめＳｉＮなどが使
用できる。 ＳｉＯ□としては熱酸化膜やＣＶＤ酸化膜
が用いられる。ゲート絶縁膜５の厚みやチャンネル長さ
は任意の値を選択できる。ｐチャンネル領域４はＧａＡ
ｓ０外にＩｎＰなど他のｍ−ｖ半導体、Ｇｅなどの■族
半導体も用いることができる。
（２）実施例２（第２図）
第２図は本発明のＭＯＳ Ｆ ＥＴの他の断面構造例を
示す、この例ではｐ型Ｓｉ領域１０上にｐ型ＧａＡｓチ
ャンネル領域４を島状に設け、Ｓｔ薄＠１．ゲー）Ｓｉ
０□５．ゲート電極６をその上に形成したものである。
示す、この例ではｐ型Ｓｉ領域１０上にｐ型ＧａＡｓチ
ャンネル領域４を島状に設け、Ｓｔ薄＠１．ゲー）Ｓｉ
０□５．ゲート電極６をその上に形成したものである。
フィールド絶縁膜１６に設けたコンタクト開孔を通して
ソースおよびドレイン電極１２．１３を形成している。
ソースおよびドレイン電極１２．１３を形成している。
ｐ型Ｓｉ領域１０の結晶面はＧａＡｓ単結晶が成長しや
すいことが望ましく、例えば［１００１面から数度傾い
た面などが選ばれる。ｐ型ＧａＡｓチャンネル領域４の
厚みは任意であるが典型的には０．１〜２μｍ程度に選
択される。
すいことが望ましく、例えば［１００１面から数度傾い
た面などが選ばれる。ｐ型ＧａＡｓチャンネル領域４の
厚みは任意であるが典型的には０．１〜２μｍ程度に選
択される。
（３）実施例３（第３図）
第３図ｆａｌ 〜（ｅ）には本発明のＭＯＳ Ｆ ＥＴ
の模式的エネルギー・バンド図（ゲート電圧がＯｖのと
き）を示す６図中、Ｍはゲート電極、 ＯＸはゲート絶
縁膜、 ＣＢは伝導帯、 ＶＢは価電子帯でＰＬはフェ
ルミ・レベルを表わす、ＳｉとＧａＡｓは電子親和力お
よび禁制帯幅が異なるのでバンド不連続ΔＥｃ、 ΔＥ
ｖが生じる。伝導帯側にはΔＥｃ−電子親和力の差＝０
．０６ｅＶ、価電子帯側にはΔＥｖ−禁制帯幅の差−Δ
［ＩＣ＃０．２６ｅＶができるといわれている。第３図
（ａ）はＰ型ＧａＡｓ１ｉ４上のＳｉ薄膜７の不純物密
度が低いとき、第３図（ｂｌはＳｉ薄膜７にはｐ型不純
物を比較的高密度で添加したときでエンハンスメント型
に近く、第３図（Ｃ１はＳｉｎ膜７にｎ型不純物を添加
したときでデプレッション型に近くなる。即ち、このＭ
ＯＳＦＥＴのしきい電圧ｖｔｈはＳｉ！膜７の添加不純
物の導電型、密度で制御可能なことを示す。実際には、
ＳｉとＧａＡｓ０間でバンドの不連続性があるので、こ
の境界で空乏層または電位障壁が形成されバンドは曲が
るため、しきい電圧ｖｔｈはＳｉ薄膜７の厚みの関数で
もある。ＧａＡｓチャンネル領域４の速い電子伝導を有
効に利用するためには、Ｓｉｎ膜７の厚みはできるだけ
薄いことが望ましく、理想的には１原子層であり実質的
には数原子層〜１００原子層である。Ｓｉ薄膜７の厚み
が極度に薄いとＳｉのエネルギー準位が量子化するが、
本発明ではこれは重要ではない。
の模式的エネルギー・バンド図（ゲート電圧がＯｖのと
き）を示す６図中、Ｍはゲート電極、 ＯＸはゲート絶
縁膜、 ＣＢは伝導帯、 ＶＢは価電子帯でＰＬはフェ
ルミ・レベルを表わす、ＳｉとＧａＡｓは電子親和力お
よび禁制帯幅が異なるのでバンド不連続ΔＥｃ、 ΔＥ
ｖが生じる。伝導帯側にはΔＥｃ−電子親和力の差＝０
．０６ｅＶ、価電子帯側にはΔＥｖ−禁制帯幅の差−Δ
［ＩＣ＃０．２６ｅＶができるといわれている。第３図
（ａ）はＰ型ＧａＡｓ１ｉ４上のＳｉ薄膜７の不純物密
度が低いとき、第３図（ｂｌはＳｉ薄膜７にはｐ型不純
物を比較的高密度で添加したときでエンハンスメント型
に近く、第３図（Ｃ１はＳｉｎ膜７にｎ型不純物を添加
したときでデプレッション型に近くなる。即ち、このＭ
ＯＳＦＥＴのしきい電圧ｖｔｈはＳｉ！膜７の添加不純
物の導電型、密度で制御可能なことを示す。実際には、
ＳｉとＧａＡｓ０間でバンドの不連続性があるので、こ
の境界で空乏層または電位障壁が形成されバンドは曲が
るため、しきい電圧ｖｔｈはＳｉ薄膜７の厚みの関数で
もある。ＧａＡｓチャンネル領域４の速い電子伝導を有
効に利用するためには、Ｓｉｎ膜７の厚みはできるだけ
薄いことが望ましく、理想的には１原子層であり実質的
には数原子層〜１００原子層である。Ｓｉ薄膜７の厚み
が極度に薄いとＳｉのエネルギー準位が量子化するが、
本発明ではこれは重要ではない。
（４）実施例４（第４図および第５図）第４図には本発
明の他の断面構造例を、第５図には第４図の構造例の模
式的バンド図を示す。第４図のＭＯＳ Ｆ ＥＴのチャ
ンネル領域４はｐ型Ｇｅで形成している。この構造では
、低抵抗ｐ型Ｓｉ領域１０の内部にｎソース・ドレイン
領域２．３を設け、ソース・ドレイン領域２．３に両端
が接する形でｐ型Ｓｉ領域１０上にＧｅチャンネル９Ｉ
域４を形成し、その上にＳｉ薄膜７．ゲート絶縁膜５．
ゲート電極６が配されている。第５図はこの構造におい
てｐ−３ｉ／ Ｉ） −Ｇｅ／ ｐ−３ｉに対するバン
ド図を示す、バンド不連続はΔ［！ｃ ’＝ ０．１２
ｅＶ、 ΔＥｖ ＃０．３３ｅＶと近位され、Ｇｅチャ
ンネル領域４は電子に対する移動になり、２次電子雲が
生じやすい構造となっている。Ｇｅ中の電子の高移動度
に加えて２次元電子雲の効果でこのＦＥＴは高速性に優
れる。チャンネル領域４としてＧｅの例を述べたが、他
の■族半導体例えば５ｉＧｅ混晶、ＳｉＣなども用いら
れるし、ｍ−ｖ半導体やＩＩ−Ｖｌ半導体にも適用でき
る。
明の他の断面構造例を、第５図には第４図の構造例の模
式的バンド図を示す。第４図のＭＯＳ Ｆ ＥＴのチャ
ンネル領域４はｐ型Ｇｅで形成している。この構造では
、低抵抗ｐ型Ｓｉ領域１０の内部にｎソース・ドレイン
領域２．３を設け、ソース・ドレイン領域２．３に両端
が接する形でｐ型Ｓｉ領域１０上にＧｅチャンネル９Ｉ
域４を形成し、その上にＳｉ薄膜７．ゲート絶縁膜５．
ゲート電極６が配されている。第５図はこの構造におい
てｐ−３ｉ／ Ｉ） −Ｇｅ／ ｐ−３ｉに対するバン
ド図を示す、バンド不連続はΔ［！ｃ ’＝ ０．１２
ｅＶ、 ΔＥｖ ＃０．３３ｅＶと近位され、Ｇｅチャ
ンネル領域４は電子に対する移動になり、２次電子雲が
生じやすい構造となっている。Ｇｅ中の電子の高移動度
に加えて２次元電子雲の効果でこのＦＥＴは高速性に優
れる。チャンネル領域４としてＧｅの例を述べたが、他
の■族半導体例えば５ｉＧｅ混晶、ＳｉＣなども用いら
れるし、ｍ−ｖ半導体やＩＩ−Ｖｌ半導体にも適用でき
る。
（５）実施例５（第６図）
第６図（ａ） 〜（ｅ）により、本発明ＭＯ３ＦＥＴの
製造工程例を説明する。第６図ｆａ）は半絶縁性ＧａＡ
ｓ基板１にＣＶ Ｄ ＳｉＯｘ膜２６等をマスクにｐ
型ＧａＡｓチャンネル領域４を選択的に形成した断面で
ある。
製造工程例を説明する。第６図ｆａ）は半絶縁性ＧａＡ
ｓ基板１にＣＶ Ｄ ＳｉＯｘ膜２６等をマスクにｐ
型ＧａＡｓチャンネル領域４を選択的に形成した断面で
ある。
第６図世）はさらにＣＶ Ｄ ５ＩＯｔ膜３６等をマ
スクにｎ型ＧａＡｓソース・ドレイン領域２．３を設け
た状態である。第６図（Ｃ１はチャンネル領域４を露出
後、５ｉｆｔ膜２６等をマスクにＳｉ単結晶薄膜７を選
択成長した断面である。この選択成長は公知のＳｉ −
Ｈ−Ｃｌ系の常圧または減圧ＣＶＤが利用できるが、分
子層エピタキシー（ＭＬＥ）の利用が有効である。
スクにｎ型ＧａＡｓソース・ドレイン領域２．３を設け
た状態である。第６図（Ｃ１はチャンネル領域４を露出
後、５ｉｆｔ膜２６等をマスクにＳｉ単結晶薄膜７を選
択成長した断面である。この選択成長は公知のＳｉ −
Ｈ−Ｃｌ系の常圧または減圧ＣＶＤが利用できるが、分
子層エピタキシー（ＭＬＥ）の利用が有効である。
分子線エビ（ＭＢＥ）もを効ではあるが、選択成長が難
しい。第６（ｄ）はＳｉ薄膜７を熱酸化して、ゲート酸
化膜５を形成した状態である。勿論、ゲート酸化膜５と
してＣＶＤ酸化膜やＣＶＤ窒化膜も使用できる。第６図
＋８１はコンタクト開孔後、金属膜によりゲート電極６
．ソース・ドレイン電極１２゜１３を形成して完成した
断面図である。
しい。第６（ｄ）はＳｉ薄膜７を熱酸化して、ゲート酸
化膜５を形成した状態である。勿論、ゲート酸化膜５と
してＣＶＤ酸化膜やＣＶＤ窒化膜も使用できる。第６図
＋８１はコンタクト開孔後、金属膜によりゲート電極６
．ソース・ドレイン電極１２゜１３を形成して完成した
断面図である。
（６）実施例６（第７図）
第７図ｆａｔ 〜ｔｅｌにより、本発明ＭＯ３ＦＥＴの
他の製造工程例を説明する。第６図＋８１はｎ型Ｓｉ５
板１１にｐウェル１０を設は選択Ｓ ｉ ＯｔＷｌ、１
６で分離し、さらにｐ型ＧａＡｓ層４．Ｓｔ薄ｌ！！７
をＭＯＣＶＤ、ＭＢＥ等で全面成長した状態を示す。ｐ
ウェル１０上のＧａＡｓ層、Ｓｉｉ膜７は単結晶となる
が他は多結晶となる。第７図世）はＧａＡｓ層４．Ｓｉ
薄膜７の不嬰部を除去した後、ゲート酸化膜５をＣＶＤ
等で堆積した断面であり、第７図ｔｃ＋はゲート電極６
をＳｉ多結晶や金属またはシリサイドで形成した後、イ
オン注入でｎ型ＧａＡｓソース・ドレイン領域２，３を
設けた状態である。第７図ｆｄ＋はフィールド絶縁膜２
６を堆積した断面である。その後、コンタクト開花を行
ない、各電極、配線を形成して第７図（ｅｌのように完
成する。ｐウェル１０とＧａＡｓ層４の間にバッファ層
としてＧｅＦＩ膜やｍ−ｖ超格子を挿入することもでき
る。
他の製造工程例を説明する。第６図＋８１はｎ型Ｓｉ５
板１１にｐウェル１０を設は選択Ｓ ｉ ＯｔＷｌ、１
６で分離し、さらにｐ型ＧａＡｓ層４．Ｓｔ薄ｌ！！７
をＭＯＣＶＤ、ＭＢＥ等で全面成長した状態を示す。ｐ
ウェル１０上のＧａＡｓ層、Ｓｉｉ膜７は単結晶となる
が他は多結晶となる。第７図世）はＧａＡｓ層４．Ｓｉ
薄膜７の不嬰部を除去した後、ゲート酸化膜５をＣＶＤ
等で堆積した断面であり、第７図ｔｃ＋はゲート電極６
をＳｉ多結晶や金属またはシリサイドで形成した後、イ
オン注入でｎ型ＧａＡｓソース・ドレイン領域２，３を
設けた状態である。第７図ｆｄ＋はフィールド絶縁膜２
６を堆積した断面である。その後、コンタクト開花を行
ない、各電極、配線を形成して第７図（ｅｌのように完
成する。ｐウェル１０とＧａＡｓ層４の間にバッファ層
としてＧｅＦＩ膜やｍ−ｖ超格子を挿入することもでき
る。
（７）実施例７ （第８図）
第８図（ａｌ 〜＋ｄ）により、本発明ＭＯＳ Ｆ Ｅ
Ｔの製造工程例を説明する。第８図ｉｌ＋１はｐ型Ｓｉ
基板１０の表面にｎ型Ｓｉソース・ドレイン領域２．３
を設けた後、５ｉＯ１膜１６をマスクにソース・ドレイ
ン領域２．３の一部とその間の基板１０を露出した状態
を示す。第８図（ｂ）は５ｉｆｔ膜１６をマスクにＧａ
Ａｓ−？）Ｇｅ等のチャンネル領域４をＭＯＣＶ［）や
ＭＬＥ等で選択形成した後、続いて５ｉｙｔ膜７を選択
成長した断面を示す、第８図ｆｃｌはゲート絶縁膜５を
堆積した断面、第８図（ｄｉはゲート電極６などを設け
て完成した断面を示す。
Ｔの製造工程例を説明する。第８図ｉｌ＋１はｐ型Ｓｉ
基板１０の表面にｎ型Ｓｉソース・ドレイン領域２．３
を設けた後、５ｉＯ１膜１６をマスクにソース・ドレイ
ン領域２．３の一部とその間の基板１０を露出した状態
を示す。第８図（ｂ）は５ｉｆｔ膜１６をマスクにＧａ
Ａｓ−？）Ｇｅ等のチャンネル領域４をＭＯＣＶ［）や
ＭＬＥ等で選択形成した後、続いて５ｉｙｔ膜７を選択
成長した断面を示す、第８図ｆｃｌはゲート絶縁膜５を
堆積した断面、第８図（ｄｉはゲート電極６などを設け
て完成した断面を示す。
以上のように本発明によれば、ＧａＡｓやＧｅなどの高
移動度材料をチャンネル領域にした絶縁ゲート型ＦＥＴ
がＳｉ技術の応用で実現できる。ＧａＡｓやＧｅを主に
例として述べたが、ＩｎＰなどの他の■−■半導体や５
ｉＧｅなどの他の■族混晶または化合物半導体さらに■
−■半導体にも応用できる。実施例はｎチャンネルを説
明したが、勿論ｐチャンネルにも、またデプレッション
型にも適用される。そのため、本発明はＣＭＯ３にも有
効である。上記のように本発明は、高速・高集積密度・
多機能ＩＣの実現に果たす役割は大きい。
移動度材料をチャンネル領域にした絶縁ゲート型ＦＥＴ
がＳｉ技術の応用で実現できる。ＧａＡｓやＧｅを主に
例として述べたが、ＩｎＰなどの他の■−■半導体や５
ｉＧｅなどの他の■族混晶または化合物半導体さらに■
−■半導体にも応用できる。実施例はｎチャンネルを説
明したが、勿論ｐチャンネルにも、またデプレッション
型にも適用される。そのため、本発明はＣＭＯ３にも有
効である。上記のように本発明は、高速・高集積密度・
多機能ＩＣの実現に果たす役割は大きい。
第１図は本発明によるＭＯＳＦＥＴの構造断面図、第２
図は本発明によるＭＯＳＦＥＴの他の構造断面図、第３
図（ａ）〜（Ｃ）は本発明ＭＯＳ Ｆ ＥＴのバンド図
、第４図は本発明によるＭＯＳＦＥＴの他の構造断面図
、第５図は第４図のＭＯＳ Ｆ ＥＴのバンド構造側図
、第６図（ａｌ〜＋８１は本発明ＭＯ３ＦＥＴの製造工
程順断面図、第７図（３）〜Ｔｅｌは本発明ＭＯ３ＦＥ
Ｔの他の製造工程順断面図、第８図（ａｌ〜ｆｄｌは本
発明ＭＯ３ＦＥＴの他の製造工程順断面図である。 ２・・・ソース領域 ３・・・ドレイン領域 ４・・・チャンネル領域 ５・・・ゲート絶縁膜 ６・・・ゲート電極 ７・・・Ｓｉ単結晶薄膜 １２・・・ソース電極 １３・・・ドレイン電極 以 上。 −・４−・Ｉ 代理人 弁理士 最 上 務（他１名）＼ノ本ｙ；ｅ
ｅＦ１のＭＯ５ＦＥＴハ橋造ｆｆ１ａ図第１図 ２ ４ ７ ３ １０ｐ−３ｉ 本発明のＭＯ５ＦＥＴ／′１ｌｅｌｌ’ｌ溝逍面面図￥
ｙ２図 本発明のＭＯＳＦＥＴの榎代的バント′図乎３図 本発明ハＭＣ）ＳＦＥＴの構造断面図 も４図 Ｍ ５ｉ０２Ｓｉ Ｇｅ Ｓｉ本完ＢＩ
ｌｌｌのＭＯ５ＦＥＴハ八ソト°構造列図第５図 第６図 第７０
図は本発明によるＭＯＳＦＥＴの他の構造断面図、第３
図（ａ）〜（Ｃ）は本発明ＭＯＳ Ｆ ＥＴのバンド図
、第４図は本発明によるＭＯＳＦＥＴの他の構造断面図
、第５図は第４図のＭＯＳ Ｆ ＥＴのバンド構造側図
、第６図（ａｌ〜＋８１は本発明ＭＯ３ＦＥＴの製造工
程順断面図、第７図（３）〜Ｔｅｌは本発明ＭＯ３ＦＥ
Ｔの他の製造工程順断面図、第８図（ａｌ〜ｆｄｌは本
発明ＭＯ３ＦＥＴの他の製造工程順断面図である。 ２・・・ソース領域 ３・・・ドレイン領域 ４・・・チャンネル領域 ５・・・ゲート絶縁膜 ６・・・ゲート電極 ７・・・Ｓｉ単結晶薄膜 １２・・・ソース電極 １３・・・ドレイン電極 以 上。 −・４−・Ｉ 代理人 弁理士 最 上 務（他１名）＼ノ本ｙ；ｅ
ｅＦ１のＭＯ５ＦＥＴハ橋造ｆｆ１ａ図第１図 ２ ４ ７ ３ １０ｐ−３ｉ 本発明のＭＯ５ＦＥＴ／′１ｌｅｌｌ’ｌ溝逍面面図￥
ｙ２図 本発明のＭＯＳＦＥＴの榎代的バント′図乎３図 本発明ハＭＣ）ＳＦＥＴの構造断面図 も４図 Ｍ ５ｉ０２Ｓｉ Ｇｅ Ｓｉ本完ＢＩ
ｌｌｌのＭＯ５ＦＥＴハ八ソト°構造列図第５図 第６図 第７０
Claims (4)
- （１）一導電型チャンネル領域と該領域を挟んで互いに
離間する逆導電型ソースおよびドレイン領域と前記チャ
ンネル領域上に設けられたゲート絶縁膜と該絶縁膜上に
設けられたゲート電極より成る絶縁ゲート型トランジス
タにおいて、前記チャンネル領域の少なくとも一部はシ
リコン以外の半導体結晶よりなり、前記チャンネル領域
とゲート絶縁膜の間には１００原子層以下のシリコン単
結晶薄膜が挿入されたことを特徴とする絶縁ゲート型半
導体装置。 - （２）前記シリコン以外の半導体単結晶はIII−Ｖ化合
物半導体であることを特徴とする特許請求の範囲第１項
記載の絶縁ゲート型半導体装置。 - （３）前記シリコン以外の半導体単結晶がIV族半導体単
結晶基板上に形成されたIII−Ｖ化合物半導体であるこ
とを特徴とする特許請求の範囲第２項記載の絶縁ゲート
型半導体装置。 - （４）前記チャンネル領域の表面電位の少なくとも一部
の制御に前記シリコン単結晶薄膜の原子層数、添加不純
物の導電型および添加密度のいずれかが用いられること
を特徴とする特許請求の範囲第１項から第３項いずれか
に記載の絶縁ゲート型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087370A JPS63252478A (ja) | 1987-04-09 | 1987-04-09 | 絶縁ゲ−ト型半導体装置 |
| DE3811821A DE3811821A1 (de) | 1987-04-09 | 1988-04-08 | Halbleiterbauelement |
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Applications Claiming Priority (1)
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| JP62087370A JPS63252478A (ja) | 1987-04-09 | 1987-04-09 | 絶縁ゲ−ト型半導体装置 |
Publications (1)
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|---|---|
| JPS63252478A true JPS63252478A (ja) | 1988-10-19 |
Family
ID=13913008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087370A Pending JPS63252478A (ja) | 1987-04-09 | 1987-04-09 | 絶縁ゲ−ト型半導体装置 |
Country Status (3)
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