JPH0555584A - 絶縁ゲート形電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート形電界効果トランジスタの製造方法Info
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- JPH0555584A JPH0555584A JP21885491A JP21885491A JPH0555584A JP H0555584 A JPH0555584 A JP H0555584A JP 21885491 A JP21885491 A JP 21885491A JP 21885491 A JP21885491 A JP 21885491A JP H0555584 A JPH0555584 A JP H0555584A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ＰＳＧ膜を利用することにより、加工精度向
上、製品の歩留り向上を解決した縦型ＭＯＳＦＥＴの製
造方法を提供する。 【構成】 リンガラス酸化膜を半導体基板全面に被着
し、リフローし、そのリンガラス酸化膜をソース拡散領
域上のシリコン半導体基板表面が露出するまで全面エッ
チングすることにより、コンタクト開口をセルフアライ
ンにより形成する縦型ＭＯＳＦＥＴの製造方法。
上、製品の歩留り向上を解決した縦型ＭＯＳＦＥＴの製
造方法を提供する。 【構成】 リンガラス酸化膜を半導体基板全面に被着
し、リフローし、そのリンガラス酸化膜をソース拡散領
域上のシリコン半導体基板表面が露出するまで全面エッ
チングすることにより、コンタクト開口をセルフアライ
ンにより形成する縦型ＭＯＳＦＥＴの製造方法。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート形電界効果ト
ランジスタに係り、特にパワーＭＯＳＦＥＴ等の縦型の
絶縁ゲート形電界効果トランジスタに関する。
ランジスタに係り、特にパワーＭＯＳＦＥＴ等の縦型の
絶縁ゲート形電界効果トランジスタに関する。
【０００２】
【従来の技術】図５は従来の縦型絶縁ゲート形電界効果
トランジスタ（以下、縦型ＭＯＳＦＥＴという）の断面
図である。符号１はＮ型の半導体基板であり、縦型ＭＯ
ＳＦＥＴのドレイン領域を構成する。符号２はＰ型の縦
型ＭＯＳＦＥＴのチャンネル拡散領域である。符号３は
Ｎ+ 型の拡散層であり、ソース拡散領域を形成する。符
号４は薄い酸化膜からなるゲート絶縁膜であり、符号５
は多結晶シリコンからなるゲート電極であり、このゲー
ト電極５に電圧が印加されることによって、ソース拡散
領域３とドレイン領域とがゲート絶縁膜４を介して導通
が制御される。符号８はリンガラス等の酸化膜からなる
層間絶縁膜であり、符号９はアルミの電極であり、縦型
ＭＯＳＦＥＴのソース電極を形成する。このような縦型
ＭＯＳＦＥＴの構造は、高耐圧、大電流を取り扱うパワ
ーＭＯＳＦＥＴに好適である。
トランジスタ（以下、縦型ＭＯＳＦＥＴという）の断面
図である。符号１はＮ型の半導体基板であり、縦型ＭＯ
ＳＦＥＴのドレイン領域を構成する。符号２はＰ型の縦
型ＭＯＳＦＥＴのチャンネル拡散領域である。符号３は
Ｎ+ 型の拡散層であり、ソース拡散領域を形成する。符
号４は薄い酸化膜からなるゲート絶縁膜であり、符号５
は多結晶シリコンからなるゲート電極であり、このゲー
ト電極５に電圧が印加されることによって、ソース拡散
領域３とドレイン領域とがゲート絶縁膜４を介して導通
が制御される。符号８はリンガラス等の酸化膜からなる
層間絶縁膜であり、符号９はアルミの電極であり、縦型
ＭＯＳＦＥＴのソース電極を形成する。このような縦型
ＭＯＳＦＥＴの構造は、高耐圧、大電流を取り扱うパワ
ーＭＯＳＦＥＴに好適である。
【０００３】従来、係る構造のＭＯＳＦＥＴは以下に述
べる製造工程により製造されていた。先ずＮ型のシリコ
ン半導体基板１の表面をゲート酸化し、ゲート絶縁膜４
を全面に被着する。次にそのゲート絶縁膜４上に、全面
に多結晶シリコン膜を被着する。そしてリン等の不純物
をその多結晶シリコン膜にドープし、ホトエッチによ
り、ゲート電極５を形成する。
べる製造工程により製造されていた。先ずＮ型のシリコ
ン半導体基板１の表面をゲート酸化し、ゲート絶縁膜４
を全面に被着する。次にそのゲート絶縁膜４上に、全面
に多結晶シリコン膜を被着する。そしてリン等の不純物
をその多結晶シリコン膜にドープし、ホトエッチによ
り、ゲート電極５を形成する。
【０００４】次に、多結晶シリコン膜であるゲート電極
５をマスクとして、自己整合（セルフアライン）により
ボロン等のＰ型不純物をイオン注入する。そして熱処理
によりボロン等を半導体基板１に拡散することにより、
Ｐ型のチャンネル拡散領域２を形成する。そして、ホト
レジストを全面に塗布し、ホトレジストのソース領域と
なる部分を開口し、ホトレジスト及びゲート電極５をマ
スクとしてリンをイオン注入する。そして熱処理するこ
とにより、リンの高濃度拡散層であるＮ+ 型のソース拡
散領域３が形成される。このようにゲート電極５の直下
においては、Ｐ型のチャンネル拡散領域２とＮ+型のソ
ース拡散領域３とは二重に自己整合によって形成され
る。
５をマスクとして、自己整合（セルフアライン）により
ボロン等のＰ型不純物をイオン注入する。そして熱処理
によりボロン等を半導体基板１に拡散することにより、
Ｐ型のチャンネル拡散領域２を形成する。そして、ホト
レジストを全面に塗布し、ホトレジストのソース領域と
なる部分を開口し、ホトレジスト及びゲート電極５をマ
スクとしてリンをイオン注入する。そして熱処理するこ
とにより、リンの高濃度拡散層であるＮ+ 型のソース拡
散領域３が形成される。このようにゲート電極５の直下
においては、Ｐ型のチャンネル拡散領域２とＮ+型のソ
ース拡散領域３とは二重に自己整合によって形成され
る。
【０００５】次に層間絶縁膜８となるリンドープの酸化
膜をＣＶＤ等により半導体基板１の全面に被着する。そ
してベーキング処理を行い、その熱処理でソース領域を
拡散形成した後ホトレジストを全面に塗布し、コンタク
トのマスクを用いてコンタクトの開口をホトエッチによ
り形成する。コンタクトの開口後ホトレジストを除去し
て、アルミ膜を半導体基板の全面に被着する。そしてホ
トレジストを塗布して、アルミ電極のマスクによりホト
エッチによりアルミ電極９を形成する。以上の一連の工
程により、図５に示す縦型ＭＯＳＦＥＴが完成する。
膜をＣＶＤ等により半導体基板１の全面に被着する。そ
してベーキング処理を行い、その熱処理でソース領域を
拡散形成した後ホトレジストを全面に塗布し、コンタク
トのマスクを用いてコンタクトの開口をホトエッチによ
り形成する。コンタクトの開口後ホトレジストを除去し
て、アルミ膜を半導体基板の全面に被着する。そしてホ
トレジストを塗布して、アルミ電極のマスクによりホト
エッチによりアルミ電極９を形成する。以上の一連の工
程により、図５に示す縦型ＭＯＳＦＥＴが完成する。
【０００６】
【発明が解決しようとする課題】しかしながら、前述の
従来の製造方法では、コンタクトの開口を、コンタクト
パターンをマスク合わせすることにより、ホトエッチに
より行っていた。このためコンタクトパターンのマスク
合わせずれが製品の加工精度に直接影響を及ぼし、製品
の加工精度向上、製品の歩留り向上のための問題点とな
っていた。又コンタクトの開口は、厚いリンガラス膜等
の層間絶縁膜をホトエッチにより開口するため、開口部
において段差が急であったりオーバーハングが生じて、
アルミ電極のステップカバレージに問題があった。
従来の製造方法では、コンタクトの開口を、コンタクト
パターンをマスク合わせすることにより、ホトエッチに
より行っていた。このためコンタクトパターンのマスク
合わせずれが製品の加工精度に直接影響を及ぼし、製品
の加工精度向上、製品の歩留り向上のための問題点とな
っていた。又コンタクトの開口は、厚いリンガラス膜等
の層間絶縁膜をホトエッチにより開口するため、開口部
において段差が急であったりオーバーハングが生じて、
アルミ電極のステップカバレージに問題があった。
【０００７】
【課題を解決するための手段】係る従来の製造方法の課
題を解決するため、本発明は、縦型ＭＯＳＦＥＴの製造
方法を、ゲート絶縁膜を半導体基板に被着する工程と、
多結晶シリコン膜を前記ゲート絶縁膜上に被着する工程
と、ノンドープの酸化膜を前記多結晶シリコン膜上に被
着する工程と、ゲート電極パターンを形成するように前
記多結晶シリコン膜及びノンドープの酸化膜をホトエッ
チする工程と、前記ゲート電極パターンをマスクとして
自己整合によりチャンネル拡散領域を形成する工程と、
ホトレジスト及び前記ゲート電極をマクスとしてソース
拡散領域を形成する工程と、リンドープの酸化膜を前記
半導体基板に被着しリフローする工程と、前記リンドー
プの酸化膜及び前記ゲート絶縁膜を前記半導体基板表面
を露出させる迄全面エッチングにより除去することによ
り、コンタクト開口を形成する工程と、アルミ膜を前記
半導体基板全面に被着し、ホトエッチによりアルミ電極
を形成する工程とから構成したものである。
題を解決するため、本発明は、縦型ＭＯＳＦＥＴの製造
方法を、ゲート絶縁膜を半導体基板に被着する工程と、
多結晶シリコン膜を前記ゲート絶縁膜上に被着する工程
と、ノンドープの酸化膜を前記多結晶シリコン膜上に被
着する工程と、ゲート電極パターンを形成するように前
記多結晶シリコン膜及びノンドープの酸化膜をホトエッ
チする工程と、前記ゲート電極パターンをマスクとして
自己整合によりチャンネル拡散領域を形成する工程と、
ホトレジスト及び前記ゲート電極をマクスとしてソース
拡散領域を形成する工程と、リンドープの酸化膜を前記
半導体基板に被着しリフローする工程と、前記リンドー
プの酸化膜及び前記ゲート絶縁膜を前記半導体基板表面
を露出させる迄全面エッチングにより除去することによ
り、コンタクト開口を形成する工程と、アルミ膜を前記
半導体基板全面に被着し、ホトエッチによりアルミ電極
を形成する工程とから構成したものである。
【０００８】
【作用】本発明においては、コンタクト開口を、リンド
ープの酸化膜を半導体基板全面に被着し、リフローし、
そのリンドープの酸化膜及びゲート絶縁膜をソース拡散
領域上のシリコン半導体基板表面が露出する迄全面エッ
チングすることにより、コンタクト開口をセルフアライ
ンにより形成している。従って従来のコンタクトのホト
レジスト塗布、マスク合わせ、という工程がなくなり、
マスク合わせの必要がなくなったことからマスク合わせ
ずれの問題がなくなった。さらにリンドープのガラス膜
をリフローし、全面エッチングによりそのリンドープの
酸化膜を除去しているため、ゲート電極の側面において
層間絶縁膜がなだらかに形成され、ステップカバレージ
が大幅に改善された。以上により縦型ＭＯＳＦＥＴの加
工精度が向上し、製品の歩留りが向上した。
ープの酸化膜を半導体基板全面に被着し、リフローし、
そのリンドープの酸化膜及びゲート絶縁膜をソース拡散
領域上のシリコン半導体基板表面が露出する迄全面エッ
チングすることにより、コンタクト開口をセルフアライ
ンにより形成している。従って従来のコンタクトのホト
レジスト塗布、マスク合わせ、という工程がなくなり、
マスク合わせの必要がなくなったことからマスク合わせ
ずれの問題がなくなった。さらにリンドープのガラス膜
をリフローし、全面エッチングによりそのリンドープの
酸化膜を除去しているため、ゲート電極の側面において
層間絶縁膜がなだらかに形成され、ステップカバレージ
が大幅に改善された。以上により縦型ＭＯＳＦＥＴの加
工精度が向上し、製品の歩留りが向上した。
【０００９】
【実施例】図１は、本発明の一実施例の縦型ＭＯＳＦＥ
Ｔの製造工程における完成段階の断面図である。ソース
拡散領域３およびチャンネル拡散領域２へのアルミ電極
９のコンタクト開口はセルフアラインでなされ、ゲート
電極を構成する多結晶シリコン膜１１の側面がリンガラ
ス酸化膜１３によりなだらかに形成されている。以下に
この製造方法について説明する。まず、セル分離拡散層
１４を形成後、Ｎ型のシリコン半導体基板１のセル領域
に、薄い酸化膜であるゲート絶縁膜４を４００〜１００
０オングストローム程度熱酸化により形成する。なお半
導体基板１は図示しないＮ+ 型の半導体基板の上にエピ
タキシャル成長等により形成されており、この半導体基
板１は縦型ＭＯＳＦＥＴのドレイン領域となり、ドレイ
ン電極は図示しないＮ型の下のＮ+ 型の部分の半導体基
板下部より取り出される。次に多結晶シリコン膜を全面
にＣＶＤにより、数千オングストローム程度成長させ、
Ｎ型の不純物であるリンをデポジションすることによ
り、Ｎ型にドープする。そしてその上にノンドープのシ
リコン酸化膜１２を減圧ＬＰＣＶＤ等により同様に数千
オングストローム程度成長させる。そして、ホトレジス
トを全面に塗布してゲート電極パターンを転写し、ノン
ドープのシリコン酸化膜１２、多結晶シリコン膜１１を
ホトエッチして開口する。図２はこの工程の断面図であ
る。
Ｔの製造工程における完成段階の断面図である。ソース
拡散領域３およびチャンネル拡散領域２へのアルミ電極
９のコンタクト開口はセルフアラインでなされ、ゲート
電極を構成する多結晶シリコン膜１１の側面がリンガラ
ス酸化膜１３によりなだらかに形成されている。以下に
この製造方法について説明する。まず、セル分離拡散層
１４を形成後、Ｎ型のシリコン半導体基板１のセル領域
に、薄い酸化膜であるゲート絶縁膜４を４００〜１００
０オングストローム程度熱酸化により形成する。なお半
導体基板１は図示しないＮ+ 型の半導体基板の上にエピ
タキシャル成長等により形成されており、この半導体基
板１は縦型ＭＯＳＦＥＴのドレイン領域となり、ドレイ
ン電極は図示しないＮ型の下のＮ+ 型の部分の半導体基
板下部より取り出される。次に多結晶シリコン膜を全面
にＣＶＤにより、数千オングストローム程度成長させ、
Ｎ型の不純物であるリンをデポジションすることによ
り、Ｎ型にドープする。そしてその上にノンドープのシ
リコン酸化膜１２を減圧ＬＰＣＶＤ等により同様に数千
オングストローム程度成長させる。そして、ホトレジス
トを全面に塗布してゲート電極パターンを転写し、ノン
ドープのシリコン酸化膜１２、多結晶シリコン膜１１を
ホトエッチして開口する。図２はこの工程の断面図であ
る。
【００１０】次にゲート電極パターンの酸化膜１２、多
結晶シリコン膜１１をマスクとしてセルフアラインによ
りボロンをイオン注入する。そして熱処理により、ボロ
ンを拡散させ、Ｐ型のチャンネル拡散領域２を形成す
る。そしてホトレジストを塗布して、ソース拡散のマス
クパターンを露光、現像してにレジストパターンを形成
し、ホトレジスト及びゲート電極となる多結晶シリコン
膜１１及びノンドープの酸化膜１２をマクスとしてソー
ス領域３を形成するためのリンをイオン注入する。そし
てホトレジストを除去後、リンドープの酸化膜であるリ
ンガラス酸化膜１３を半導体基板全面に被着しリフロー
する。このリンガラス酸化膜は、常圧ＣＶＤ等により１
ミクロン程度成長させる。リフローは９００℃〜１００
０℃の温度で行われ、これにより急峻なノンドープ酸化
膜１２と多結晶シリコン膜１１のゲート電極端部にリン
ガラス酸化膜１３が埋め込まれる。同時に、前述のイオ
ン注入された高濃度のリンがチャンネル拡散領域２内に
拡散され、ソース拡散領域３がゲート電極近傍に形成さ
れる。図３はこの工程の断面図を示す。
結晶シリコン膜１１をマスクとしてセルフアラインによ
りボロンをイオン注入する。そして熱処理により、ボロ
ンを拡散させ、Ｐ型のチャンネル拡散領域２を形成す
る。そしてホトレジストを塗布して、ソース拡散のマス
クパターンを露光、現像してにレジストパターンを形成
し、ホトレジスト及びゲート電極となる多結晶シリコン
膜１１及びノンドープの酸化膜１２をマクスとしてソー
ス領域３を形成するためのリンをイオン注入する。そし
てホトレジストを除去後、リンドープの酸化膜であるリ
ンガラス酸化膜１３を半導体基板全面に被着しリフロー
する。このリンガラス酸化膜は、常圧ＣＶＤ等により１
ミクロン程度成長させる。リフローは９００℃〜１００
０℃の温度で行われ、これにより急峻なノンドープ酸化
膜１２と多結晶シリコン膜１１のゲート電極端部にリン
ガラス酸化膜１３が埋め込まれる。同時に、前述のイオ
ン注入された高濃度のリンがチャンネル拡散領域２内に
拡散され、ソース拡散領域３がゲート電極近傍に形成さ
れる。図３はこの工程の断面図を示す。
【００１１】次にこのリンガラス酸化膜１３を全面に、
Ａｒ＋ＣＦ4＋ＣＨＦ3ガスによる異方性ドライエッチに
よりエッチングする。エッチングは、ゲート絶縁膜４を
越えて、半導体基板１の表面すなわちシリコンの地がで
るところまで進められる。この際、ノンドープ酸化膜１
２はリンガラス酸化膜と比較してエッチングレートが小
さいため、ノンドープ酸化膜はエッチングされず、多結
晶シリコン膜を保護する作用を果たしている。このエッ
チングにより、ソース拡散領域３及びチャンネル拡散領
域２のコンタクトの開口がセルフアラインにより形成さ
れる。リフローされたリンガラス酸化膜１３を全面エッ
チしているので、ゲート電極５の側面においてリンガラ
ス酸化膜１３が残り、なだらかな傾斜をもった層間絶縁
膜が形成される。図４はこの工程の断面図である。次に
アルミ膜を全面に蒸着等により形成し、全面にホトレジ
ストを塗布し、電極パターンによりホトエッチすること
によりアルミ電極９を形成する。以上の工程により図１
に示す縦型ＭＯＳＦＥＴが完成する。
Ａｒ＋ＣＦ4＋ＣＨＦ3ガスによる異方性ドライエッチに
よりエッチングする。エッチングは、ゲート絶縁膜４を
越えて、半導体基板１の表面すなわちシリコンの地がで
るところまで進められる。この際、ノンドープ酸化膜１
２はリンガラス酸化膜と比較してエッチングレートが小
さいため、ノンドープ酸化膜はエッチングされず、多結
晶シリコン膜を保護する作用を果たしている。このエッ
チングにより、ソース拡散領域３及びチャンネル拡散領
域２のコンタクトの開口がセルフアラインにより形成さ
れる。リフローされたリンガラス酸化膜１３を全面エッ
チしているので、ゲート電極５の側面においてリンガラ
ス酸化膜１３が残り、なだらかな傾斜をもった層間絶縁
膜が形成される。図４はこの工程の断面図である。次に
アルミ膜を全面に蒸着等により形成し、全面にホトレジ
ストを塗布し、電極パターンによりホトエッチすること
によりアルミ電極９を形成する。以上の工程により図１
に示す縦型ＭＯＳＦＥＴが完成する。
【００１２】
【発明の効果】本発明においては、コンタクト開口を、
リンガラス酸化膜を半導体基板全面に被着し、リフロー
し、そのリンガラス酸化膜をソース拡散領域上のシリコ
ン半導体基板表面が露出するまで全面エッチングするこ
とにより、コンタクト開口をセルフアラインにより形成
している。従って従来のコンタクト開口のホトレジスト
塗布、マスク合わせという工程がなくなり、マスク合わ
せの必要がなくなったことからマスク合わせずれの問題
がなくなり、加工精度が向上し、製品の歩留りが向上し
た。さらにリンガラス酸化膜をリフローし、全面エッチ
ングによりそのリンガラス酸化膜を除去しているため、
ゲート電極の側面において層間絶縁膜がなだらかに形成
され、アルミ電極のステップカバレージが大幅に改善さ
れた。
リンガラス酸化膜を半導体基板全面に被着し、リフロー
し、そのリンガラス酸化膜をソース拡散領域上のシリコ
ン半導体基板表面が露出するまで全面エッチングするこ
とにより、コンタクト開口をセルフアラインにより形成
している。従って従来のコンタクト開口のホトレジスト
塗布、マスク合わせという工程がなくなり、マスク合わ
せの必要がなくなったことからマスク合わせずれの問題
がなくなり、加工精度が向上し、製品の歩留りが向上し
た。さらにリンガラス酸化膜をリフローし、全面エッチ
ングによりそのリンガラス酸化膜を除去しているため、
ゲート電極の側面において層間絶縁膜がなだらかに形成
され、アルミ電極のステップカバレージが大幅に改善さ
れた。
【図１】本発明の一実施例の縦型ＭＯＳＦＥＴの製造工
程の断面図である。
程の断面図である。
【図２】本発明の一実施例の縦型ＭＯＳＦＥＴの製造工
程の断面図である。
程の断面図である。
【図３】本発明の一実施例の縦型ＭＯＳＦＥＴの製造工
程の断面図である。
程の断面図である。
【図４】本発明の一実施例の縦型ＭＯＳＦＥＴの製造工
程の断面図である。
程の断面図である。
【図５】従来の縦型ＭＯＳＦＥＴの断面図である。
Claims (2)
- 【請求項１】 ゲート絶縁膜を半導体基板に被着する工
程と、多結晶シリコン膜を前記ゲート絶縁膜上に被着す
る工程と、ノンドープの酸化膜を前記多結晶シリコン膜
上に被着する工程と、ゲート電極パターンを形成するよ
うに前記多結晶シリコン膜及びノンドープの酸化膜をホ
トエッチする工程と、前記ゲート電極パターンをマスク
として自己整合によりチャンネル拡散領域を形成する工
程と、ホトレジスト及び前記ゲート電極をマクスとして
ソース拡散領域を形成する工程と、リンドープの酸化膜
を前記半導体基板に被着しリフローする工程と、前記リ
ンドープの酸化膜及び前記ゲート絶縁膜を前記半導体基
板表面を露出させる迄全面エッチングにより除去するこ
とにより、コンタクト開口を形成する工程と、アルミ膜
を前記半導体基板全面に被着し、ホトエッチによりアル
ミ電極を形成する工程とからなることを特徴とする絶縁
ゲート形電界効果トランジスタの製造方法。 - 【請求項２】 前記全面エッチングが異方性エッチング
であることを特徴とする請求項１記載の絶縁ゲート形電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21885491A JPH0555584A (ja) | 1991-08-29 | 1991-08-29 | 絶縁ゲート形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21885491A JPH0555584A (ja) | 1991-08-29 | 1991-08-29 | 絶縁ゲート形電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555584A true JPH0555584A (ja) | 1993-03-05 |
Family
ID=16726367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21885491A Pending JPH0555584A (ja) | 1991-08-29 | 1991-08-29 | 絶縁ゲート形電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7468539B2 (en) | 2004-06-03 | 2008-12-23 | Oki Electric Industry Co., Ltd. | Field-effect transistor with a gate having a plurality of branching elements arranged parallel to each other |
-
1991
- 1991-08-29 JP JP21885491A patent/JPH0555584A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7468539B2 (en) | 2004-06-03 | 2008-12-23 | Oki Electric Industry Co., Ltd. | Field-effect transistor with a gate having a plurality of branching elements arranged parallel to each other |
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