JPH0555908B2 - - Google Patents
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- JPH0555908B2 JPH0555908B2 JP62136340A JP13634087A JPH0555908B2 JP H0555908 B2 JPH0555908 B2 JP H0555908B2 JP 62136340 A JP62136340 A JP 62136340A JP 13634087 A JP13634087 A JP 13634087A JP H0555908 B2 JPH0555908 B2 JP H0555908B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- bus
- clock
- control circuit
- hold
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、バスサイクル非同期インタフエース
を持つマイクロプロセツサシステムに関する。
を持つマイクロプロセツサシステムに関する。
（従来の技術）
近年、半導体技術の急速な発展によりメモリ
LSI、高性能周辺LSI（大規模集積回路）及びマイ
クロプロセツサが安価で供給される様になつた。
これらを機能的に接続することにより比較的高性
能なマイクロプロセツサシステムを構築出来る。
上記マイクロプロセツサシステムにおいて、マイ
クロプロセツサが旧世代から新世代へ置き替わる
とき、システムとしての機能およびタイミング、
特にシステムバスサイクルのタイミングをいかに
守るかが重要な設計課題となる。これはそれまで
に蓄積された多くの入出力デバイスをそのまま使
用できるかどうかを決定するもので、一般にはハ
ードウエアの互換性と称されるものである。
LSI、高性能周辺LSI（大規模集積回路）及びマイ
クロプロセツサが安価で供給される様になつた。
これらを機能的に接続することにより比較的高性
能なマイクロプロセツサシステムを構築出来る。
上記マイクロプロセツサシステムにおいて、マイ
クロプロセツサが旧世代から新世代へ置き替わる
とき、システムとしての機能およびタイミング、
特にシステムバスサイクルのタイミングをいかに
守るかが重要な設計課題となる。これはそれまで
に蓄積された多くの入出力デバイスをそのまま使
用できるかどうかを決定するもので、一般にはハ
ードウエアの互換性と称されるものである。
（発明が解決しようとする問題点）
通常、マイクロプロセツサが旧世代から新世代
へ置き替わるとき、マイクロプロセツサの処理ス
ピードが速くなり、それに付随してシステムバス
サイクルも速くなつて上述したハードウエアの互
換性がとれなくなる。
へ置き替わるとき、マイクロプロセツサの処理ス
ピードが速くなり、それに付随してシステムバス
サイクルも速くなつて上述したハードウエアの互
換性がとれなくなる。
本発明は上述した事情に基づきなされたもので
あり、ハードウエアの互換性を維持するための手
段を提供するもので、従来のハードウエアをその
まま生かして、かつ新世代のマイクロプロセツサ
が持つ性能を最大限に引き出すマイクロプロセツ
サシステムを提供するものである。
あり、ハードウエアの互換性を維持するための手
段を提供するもので、従来のハードウエアをその
まま生かして、かつ新世代のマイクロプロセツサ
が持つ性能を最大限に引き出すマイクロプロセツ
サシステムを提供するものである。
［発明の構成］
（問題点を解決するための手段）
本発明は、上述した目的を実現するため、マイ
クロプロセツサとこれとはシステムバスを介して
接続される複数の入出力デバイスの間に、上記マ
イクロプロセツサとは世代が異なるマイクロプロ
セツサに適合するバスサイクルとのインタフエー
スを司どる非同期インタフエース回路を挿入し、
この非同期インタフエース回路にマイクロプロセ
ツサの動作クロツクで授受される信号をバスサイ
クルのクロツクで同期化し、一方、バスサイクル
クロツクで授受される信号をマイクロプロセツサ
クロツクで同期化する機能を持たせた。非同期イ
ンタフエース回路は、バスステイタスタイミング
回路と、ウエイト制御回路と、ホールド制御回路
と、双方向のアドレスデータバストランシーバで
構成される。
クロプロセツサとこれとはシステムバスを介して
接続される複数の入出力デバイスの間に、上記マ
イクロプロセツサとは世代が異なるマイクロプロ
セツサに適合するバスサイクルとのインタフエー
スを司どる非同期インタフエース回路を挿入し、
この非同期インタフエース回路にマイクロプロセ
ツサの動作クロツクで授受される信号をバスサイ
クルのクロツクで同期化し、一方、バスサイクル
クロツクで授受される信号をマイクロプロセツサ
クロツクで同期化する機能を持たせた。非同期イ
ンタフエース回路は、バスステイタスタイミング
回路と、ウエイト制御回路と、ホールド制御回路
と、双方向のアドレスデータバストランシーバで
構成される。
（作用）
新世代のマイクロプロセツサの動作クロツクを
CLK1、旧世代のマイクロプロセツサの動作クロ
ツクをCLK2（CLK1＞CLK2）とする。上記構成
をとる非同期インタフエース回路の存在により
CLK1とは独立のCLK2を基準にしたシステムバ
スサイクルのタイミングを実現する。即ち、マイ
クロプロセツサからシステムバスをアクセスする
とき、非同期インタフエース回路によりCLK2に
基づいたバス制御用ステイタスとタイミング信号
を作る。この信号は、バス制御回路へ送られ、こ
こでシステムバスの制御信号が作られる。一方、
システムバスのステイタス信号は非同期インタフ
エース回路内でCLK1のタイミングに同期化して
からマイクロプロセツサへ送る。システムバスの
データ及びアドレスの送受についても非同期イン
タフエース回路に内蔵された双方向のバストラン
シーバによりタイミングの同期化を行なう。
CLK1、旧世代のマイクロプロセツサの動作クロ
ツクをCLK2（CLK1＞CLK2）とする。上記構成
をとる非同期インタフエース回路の存在により
CLK1とは独立のCLK2を基準にしたシステムバ
スサイクルのタイミングを実現する。即ち、マイ
クロプロセツサからシステムバスをアクセスする
とき、非同期インタフエース回路によりCLK2に
基づいたバス制御用ステイタスとタイミング信号
を作る。この信号は、バス制御回路へ送られ、こ
こでシステムバスの制御信号が作られる。一方、
システムバスのステイタス信号は非同期インタフ
エース回路内でCLK1のタイミングに同期化して
からマイクロプロセツサへ送る。システムバスの
データ及びアドレスの送受についても非同期イン
タフエース回路に内蔵された双方向のバストラン
シーバによりタイミングの同期化を行なう。
このことにより、ハードウエア互換を100％保
証しつつ、新世代マイクロプロセツサの持つ性能
をフルに発揮出来る。
証しつつ、新世代マイクロプロセツサの持つ性能
をフルに発揮出来る。
（実施例）
以下、図面を使用して本発明実施例について詳
細に説明する。第１図は本発明の実施例を示すブ
ロツク図である。図において、１は新世代のマイ
クロプロセツサ、２はプログラム及びデータを記
憶するメモリである。３は本発明により付加され
る非同期インタフエース回路であり、その内部構
成等詳細は後述する。４はバス制御回路、５は標
準入出力デバイス、６はオプシヨン入出力デバイ
スである。上記各入出力デバイス５，６はシステ
ムバス７を介して非同期インタフエース回路３に
共通接続される。
細に説明する。第１図は本発明の実施例を示すブ
ロツク図である。図において、１は新世代のマイ
クロプロセツサ、２はプログラム及びデータを記
憶するメモリである。３は本発明により付加され
る非同期インタフエース回路であり、その内部構
成等詳細は後述する。４はバス制御回路、５は標
準入出力デバイス、６はオプシヨン入出力デバイ
スである。上記各入出力デバイス５，６はシステ
ムバス７を介して非同期インタフエース回路３に
共通接続される。
尚、バス制御回路４及びシステムバス７に接続
される入出力デバイス５，６は旧世代マイクロプ
ロセツサを用いたシステムの構成要素そのもので
ある。参考のため、第３図に従来例のマイクロプ
ロセツサシステムの構成例を示した。図中、第１
図と同一番号の付されたブロツクは第１図のそれ
と同じものとする。
される入出力デバイス５，６は旧世代マイクロプ
ロセツサを用いたシステムの構成要素そのもので
ある。参考のため、第３図に従来例のマイクロプ
ロセツサシステムの構成例を示した。図中、第１
図と同一番号の付されたブロツクは第１図のそれ
と同じものとする。
第２図は第１図に示した非同期インタフエース
回路３の内部構成を示すブロツク図である。図に
おいて、３１は新世代マイクロプロセツサ１と旧
世代のバス制御回路４の間で、バス・ステータス
変換およびタイミング同期化を行うバス・ステー
タス・タイミング回路である。３２はマイクロプ
ロセツサ１のウエイト制御回路、３３はホールド
制御回路である。３４はアドレス信号を送受する
アドレスバス・トランシーバ、３５はデータ信号
を送信するデータバス・トランシーバである。
回路３の内部構成を示すブロツク図である。図に
おいて、３１は新世代マイクロプロセツサ１と旧
世代のバス制御回路４の間で、バス・ステータス
変換およびタイミング同期化を行うバス・ステー
タス・タイミング回路である。３２はマイクロプ
ロセツサ１のウエイト制御回路、３３はホールド
制御回路である。３４はアドレス信号を送受する
アドレスバス・トランシーバ、３５はデータ信号
を送信するデータバス・トランシーバである。
以下、図面を使用して本発明実施例の動作につ
いて詳細に説明する。第３図に旧世代のマイクロ
プロセツサを用いたシステムの構成図を示す。同
図で破線で囲つた部分は本発明実施例である第１
図でのそれと同じものである。新世代マイクロプ
ロセツサ１は旧世代のマイクロプロセツサに比べ
て高速である。前者での動作クロツクをCLK1、
後者での動作クロツクをCLK2とする。それらの
周波数はCLK1＞CLK2である。CLK1がCLK2の
整数倍であればCLK1を分周することにより比較
的容易に、システムバスサイクルのタイミング互
換性を保つことができる。しかし一般的に、
CLK1は、新世代マイクロプロセツサ１の性能を
最大限に引き出そうとすると、上記条件を満足で
きない。そこで非同期インタフエース回路３を設
けた。この非同期インタフエース回路３により、
CLK1とは独立のCLK2を基準にしたシステムバ
スサイクルのタイミングを実現できる。
いて詳細に説明する。第３図に旧世代のマイクロ
プロセツサを用いたシステムの構成図を示す。同
図で破線で囲つた部分は本発明実施例である第１
図でのそれと同じものである。新世代マイクロプ
ロセツサ１は旧世代のマイクロプロセツサに比べ
て高速である。前者での動作クロツクをCLK1、
後者での動作クロツクをCLK2とする。それらの
周波数はCLK1＞CLK2である。CLK1がCLK2の
整数倍であればCLK1を分周することにより比較
的容易に、システムバスサイクルのタイミング互
換性を保つことができる。しかし一般的に、
CLK1は、新世代マイクロプロセツサ１の性能を
最大限に引き出そうとすると、上記条件を満足で
きない。そこで非同期インタフエース回路３を設
けた。この非同期インタフエース回路３により、
CLK1とは独立のCLK2を基準にしたシステムバ
スサイクルのタイミングを実現できる。
即ち、マイクロプロセツサ１からシステムバス
７をアクセスするとき、非同期インタフエース回
路３によりCLK2にもとづいたバス制御用ステー
タスとタイミング信号を作る。この信号はバス制
御回路４へ送られ、ここでシステムバス７の制御
信号が作られる。一方システムバス７のステータ
ス信号は、非同期インタフエース回路３内で
CLK1のタイミングに同期化してから、マイクロ
プロセツサ１へ送る。システムバス７のデータお
よびアドレスの送受についても、非同期インタフ
エース回路３でタイミング同期化を行う。
７をアクセスするとき、非同期インタフエース回
路３によりCLK2にもとづいたバス制御用ステー
タスとタイミング信号を作る。この信号はバス制
御回路４へ送られ、ここでシステムバス７の制御
信号が作られる。一方システムバス７のステータ
ス信号は、非同期インタフエース回路３内で
CLK1のタイミングに同期化してから、マイクロ
プロセツサ１へ送る。システムバス７のデータお
よびアドレスの送受についても、非同期インタフ
エース回路３でタイミング同期化を行う。
第２図は非同期インタフエース回路３の内部構
成図であり、その動作は以下の通りである。即
ち、バス・ステータス・タイミング回路３１は、
マイクロプロセツサ１からのバス・ステータス信
号Ｗ／Ｒ＃、Ｄ／Ｃ＃、Ｍ／IO＃、ADS＃など
を受けて、CLK1によるバス・ステータスのデコ
ードを行う。このデコード結果をCLK2でタイミ
ング同期化し、従来ハードウエアであるバス制御
回路４に合うバスステータス信号S0＃、S1＃、
Ｍ／IO＃を作る。
成図であり、その動作は以下の通りである。即
ち、バス・ステータス・タイミング回路３１は、
マイクロプロセツサ１からのバス・ステータス信
号Ｗ／Ｒ＃、Ｄ／Ｃ＃、Ｍ／IO＃、ADS＃など
を受けて、CLK1によるバス・ステータスのデコ
ードを行う。このデコード結果をCLK2でタイミ
ング同期化し、従来ハードウエアであるバス制御
回路４に合うバスステータス信号S0＃、S1＃、
Ｍ／IO＃を作る。
ウエイト制御回路３２はバスサイクルが完了す
るまでマイクロプロセツサ１を待たせる制御を行
うものである。システムバス７からのレデイ信号
BSRDY＃がアクテイブになると、それをCLK1
で同期化してマイクロプロセツサ１へのレデイ信
号CPRDY＃をアクテイブにする。
るまでマイクロプロセツサ１を待たせる制御を行
うものである。システムバス７からのレデイ信号
BSRDY＃がアクテイブになると、それをCLK1
で同期化してマイクロプロセツサ１へのレデイ信
号CPRDY＃をアクテイブにする。
ホールド制御回路３３は、DMA転送のように
マイクロプロセツサ１の動作をホールドし、その
間に入力出力デバイス５，６とメモリ２との間で
データ転送を行う制御を行うときのタイミング同
期化回路である。システムバス７からのホールド
要求BSHOLDをCLK1で同期化して、マイクロ
プロセツサ１へのホールド要求CPHOLDを作る。
一方マイクロプロセツサ１からのホールド応答
CPHLDAはCLK2で同期化されて、システムバ
ス７のホールド応答BSHLDAとして出力され
る。
マイクロプロセツサ１の動作をホールドし、その
間に入力出力デバイス５，６とメモリ２との間で
データ転送を行う制御を行うときのタイミング同
期化回路である。システムバス７からのホールド
要求BSHOLDをCLK1で同期化して、マイクロ
プロセツサ１へのホールド要求CPHOLDを作る。
一方マイクロプロセツサ１からのホールド応答
CPHLDAはCLK2で同期化されて、システムバ
ス７のホールド応答BSHLDAとして出力され
る。
アドレスバス・トランシーバ３４は双方向性で
マイクロプロセツサ１がシステムバス１をアクセ
スするときは同図で右方向に、一方DMA転送の
場合は左方向になる。右方向のときはCLK2で同
期化し、左方向のときはCLK1で同期化する。こ
こでBE3＃−BE0＃は４バイトのデータ幅の各バ
イトに対するイネーブル信号で、システムバスの
A1，A0，BHE＃と相互に交換される。又、デー
タバス・トランシーバ３５は双方向性で、マイク
ロプロセツサがシステムバス７上の入出力デバイ
ス５，６へデータをライトするとき、または
DMA転送でメモリ２からデータをリードすると
き、またはDMA転送でメモリ２からデータをリ
ードするとき右方向になる。一方、マイクロプロ
セツサ１がシステムバス７上の入出力デバイス
５，６からデータをリードするとき、または
DMA転送でメモリ２へデータをライトするとき
左方向になる。アドレスバス・トランシーバ３４
と同様、右方向のときはCLK2で同期化し、左方
向のときはCLK1で同期化する。ここで、マイク
ロプロセツサ１の32ビツト、データとシステムバ
スの16ビツト・データは、バス・サイジング機能
により相互に変換されるものとする。
マイクロプロセツサ１がシステムバス１をアクセ
スするときは同図で右方向に、一方DMA転送の
場合は左方向になる。右方向のときはCLK2で同
期化し、左方向のときはCLK1で同期化する。こ
こでBE3＃−BE0＃は４バイトのデータ幅の各バ
イトに対するイネーブル信号で、システムバスの
A1，A0，BHE＃と相互に交換される。又、デー
タバス・トランシーバ３５は双方向性で、マイク
ロプロセツサがシステムバス７上の入出力デバイ
ス５，６へデータをライトするとき、または
DMA転送でメモリ２からデータをリードすると
き、またはDMA転送でメモリ２からデータをリ
ードするとき右方向になる。一方、マイクロプロ
セツサ１がシステムバス７上の入出力デバイス
５，６からデータをリードするとき、または
DMA転送でメモリ２へデータをライトするとき
左方向になる。アドレスバス・トランシーバ３４
と同様、右方向のときはCLK2で同期化し、左方
向のときはCLK1で同期化する。ここで、マイク
ロプロセツサ１の32ビツト、データとシステムバ
スの16ビツト・データは、バス・サイジング機能
により相互に変換されるものとする。
［発明の効果］
以上説明の様に本発明に従えば以下に列挙する
効果が得られる。
効果が得られる。
(1) マイクロプロセツサが変わつても、従来ハー
ドウエアをそのまま使用できる。すなわちハー
ドウエアの互換性を100％保証できる。
ドウエアをそのまま使用できる。すなわちハー
ドウエアの互換性を100％保証できる。
(2) 新世代マイクロプロセツサが持つ性能を最大
限に引き出すことができる。
限に引き出すことができる。
第１図は本発明の実施例を示すブロツク図、第
２図は第１図に示した非同期インタフエース回路
の内部構成を示すブロツク図、第３図は従来のマ
イクロプロセツサシステムの構成例を示すブロツ
ク図である。 １……新世代マイクロプロセツサ、３……非同
期インタフエース回路、７……システムバス、３
１……バスステイタスタイミング回路、３２……
ウエイト制御回路、３３……ホールド制御回路、
３４……アドレスバストランシーバ、３５……デ
ータバストランシーバ。
２図は第１図に示した非同期インタフエース回路
の内部構成を示すブロツク図、第３図は従来のマ
イクロプロセツサシステムの構成例を示すブロツ
ク図である。 １……新世代マイクロプロセツサ、３……非同
期インタフエース回路、７……システムバス、３
１……バスステイタスタイミング回路、３２……
ウエイト制御回路、３３……ホールド制御回路、
３４……アドレスバストランシーバ、３５……デ
ータバストランシーバ。
Claims (1)
- 【特許請求の範囲】 １ 第１のマイクロプロセツサと、この第１のマ
イクロプロセツサと比較して処理速度が遅い第２
のマイクロプロセツサとの間のインタフエースを
司る非同期インタフエース回路を有し、上記イン
タフエース回路は上記第１のマイクロプロセツサ
の動作クロツクにて授受される上記第１のマイク
ロプロセツサからの情報を上記第２のマイクロプ
ロセツサのバスサイクルクロツクで同期化し、上
記第２のマイクロプロセツサのバスサイクルクロ
ツクにて授受される上記第２のマイクロプロセツ
サからの情報を上記第１のマイクロプロセツサの
動作クロツクで同期化するために少なくともバ
ス・ステータス・タイミング回路、ウエイト制御
回路、およびホールド制御回路から構成される第
１の制御回路群と、転送方向により上記第１のマ
イクロプロセツサの動作クロツクもしくは上記第
２のマイクロプロセツサのバスサイクルクロツク
にて同期化し所望のアドレス、データ信号を出力
する双方向のバストランシーバを備えた第２の制
御回路群とで成ることを特徴とするマイクロプロ
セツサシステム。 ２ 上記バス・ステータス・タイミング回路は、
少くとも第１のマイクロプロセツサからバス・ス
テータス信号を受信し、クロツク１によるバス・
ステータスのデコードを行ない、このデコード結
果をクロツク２で同期化し、バス・ステータス信
号とすることを特徴とする特許請求の範囲第１項
記載のマイクロプロセツサシステム。 ３ 上記ウエイト制御回路は、少くともバスを介
して得られるレデイ信号をクロツク１で同期化
し、第１のマイクロプロセツサへ送出すべきレデ
イ信号とすることを特徴とする特許請求の範囲第
１項記載のマイクロプロセツサシステム。 ４ 上記ホールド制御回路は、少くともバスを介
して到来するホールド要求をクロツク１で同期化
し、第１のマイクロプロセツサへ送出すべきホー
ルド信号とする他、第１のマイクロプロセツサか
らのホールド応答をクロツク２で同期化しバスへ
送出すべきホールド応答信号とすることを特徴と
する特許請求の範囲第１項記載のマイクロプロセ
ツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136340A JPS63300348A (ja) | 1987-05-30 | 1987-05-30 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136340A JPS63300348A (ja) | 1987-05-30 | 1987-05-30 | マイクロプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63300348A JPS63300348A (ja) | 1988-12-07 |
| JPH0555908B2 true JPH0555908B2 (ja) | 1993-08-18 |
Family
ID=15172916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136340A Granted JPS63300348A (ja) | 1987-05-30 | 1987-05-30 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300348A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02173859A (ja) * | 1988-12-27 | 1990-07-05 | Nec Home Electron Ltd | マルチｃｐｕシステム |
| JPH0553986A (ja) * | 1991-08-22 | 1993-03-05 | Fujitsu Ltd | マイクロプロセツサの入出力制御方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101925A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Data processing system having asynchronous interface |
| JPS57199040A (en) * | 1981-06-01 | 1982-12-06 | Mitsubishi Electric Corp | Synchronizing device for data transfer |
-
1987
- 1987-05-30 JP JP62136340A patent/JPS63300348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63300348A (ja) | 1988-12-07 |
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