JPH0555950A - ダイレクトデイジタルシンセサイザを用いた局部発振回路 - Google Patents
ダイレクトデイジタルシンセサイザを用いた局部発振回路Info
- Publication number
- JPH0555950A JPH0555950A JP3235651A JP23565191A JPH0555950A JP H0555950 A JPH0555950 A JP H0555950A JP 3235651 A JP3235651 A JP 3235651A JP 23565191 A JP23565191 A JP 23565191A JP H0555950 A JPH0555950 A JP H0555950A
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- JP
- Japan
- Prior art keywords
- frequency
- dds
- variable frequency
- frequency divider
- phase comparator
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】
【目的】 局部発振回路にＤＤＳ（ダイレクトディジタ
ルシンセサイザ）を用いた移動通信端末の待受け時にお
ける消費電力を低減する。 【構成】 ＤＤＳの出力を位相比較器の基準周波数とす
るＰＬＬ構成の局部発振回路において、位相比較器４の
前段に第１の可変分周器７を介挿し、ＤＤＳ８とその基
準発振器１０との間に第２の可変分周器９を介挿し、こ
れら第１及び第２の可変分周器７，９の分周比を制御す
る制御部１１を設ける。特に、通信端末の待受け時に第
２の可変分周器９によりＤＤＳ８の入力周波数を低減さ
せることで、ＤＤＳの消費電流を低減させ、同時に第１
の可変分周器７の分周比を制御することで位相比較器で
の位相比較を可能とする。
ルシンセサイザ）を用いた移動通信端末の待受け時にお
ける消費電力を低減する。 【構成】 ＤＤＳの出力を位相比較器の基準周波数とす
るＰＬＬ構成の局部発振回路において、位相比較器４の
前段に第１の可変分周器７を介挿し、ＤＤＳ８とその基
準発振器１０との間に第２の可変分周器９を介挿し、こ
れら第１及び第２の可変分周器７，９の分周比を制御す
る制御部１１を設ける。特に、通信端末の待受け時に第
２の可変分周器９によりＤＤＳ８の入力周波数を低減さ
せることで、ＤＤＳの消費電流を低減させ、同時に第１
の可変分周器７の分周比を制御することで位相比較器で
の位相比較を可能とする。
Description
【０００１】
【産業上の利用分野】本発明はＴＤＭＡ方式に用いる移
動通信端末に関し、特にＤＤＳを用いた局部発振回路に
関する。
動通信端末に関し、特にＤＤＳを用いた局部発振回路に
関する。
【０００２】
【従来の技術】ＴＤＭＡ方式の移動通信端末では、図３
に示す様に通話ＣＨ（チャンネル）において受信スロッ
ト２１、送信スロット２２の後のアイドル期間２３の約
６ms間に周波数を切換えて隣接セルをモニタすることが
行われるが、この周波数の切換えを行うための高速周波
数切換えシンセサイザとして従来ではＤＤＳを用いたも
のが提案されている。図２は、このＤＤＳを用いた局部
発振回路のブロック図であり、ＶＣＯ（電圧制御発信
器）１、バッファアンプ２、固定分周器３、位相比較器
４、ＣＰ（チャージポンプ）５、ＬＰＦ（低域ろ波器）
６でＰＬＬループを構成する。又、ＤＤＳ８では、ＣＨ
の指定によりキャリア周波数に応じた基準周波数が基準
発振器１０からの固定クロック周波数を元にしてディジ
タル的に作成され、前記ＰＬＬループの位相比較器４に
入力される。
に示す様に通話ＣＨ（チャンネル）において受信スロッ
ト２１、送信スロット２２の後のアイドル期間２３の約
６ms間に周波数を切換えて隣接セルをモニタすることが
行われるが、この周波数の切換えを行うための高速周波
数切換えシンセサイザとして従来ではＤＤＳを用いたも
のが提案されている。図２は、このＤＤＳを用いた局部
発振回路のブロック図であり、ＶＣＯ（電圧制御発信
器）１、バッファアンプ２、固定分周器３、位相比較器
４、ＣＰ（チャージポンプ）５、ＬＰＦ（低域ろ波器）
６でＰＬＬループを構成する。又、ＤＤＳ８では、ＣＨ
の指定によりキャリア周波数に応じた基準周波数が基準
発振器１０からの固定クロック周波数を元にしてディジ
タル的に作成され、前記ＰＬＬループの位相比較器４に
入力される。
【０００３】この構成では、ＶＣＯ１の出力は、固定分
周器３で分周され、位相比較器４に入力され、ＤＤＳ８
からの基準周波数と位相比較が行われ、ＣＰ５を駆動
し、ＬＰＦ６を通してＶＣＯ１の電圧値を制御してキャ
リア周波数を発生させている。基準周波数をキャリア周
波数に応じて変化させる事により25ＫＨZ 間隔のチャネ
ル切換えにおいても位相比較器４における比較周波数を
高く設定する事が出来る為、高速周波数切換えが可能と
なる。
周器３で分周され、位相比較器４に入力され、ＤＤＳ８
からの基準周波数と位相比較が行われ、ＣＰ５を駆動
し、ＬＰＦ６を通してＶＣＯ１の電圧値を制御してキャ
リア周波数を発生させている。基準周波数をキャリア周
波数に応じて変化させる事により25ＫＨZ 間隔のチャネ
ル切換えにおいても位相比較器４における比較周波数を
高く設定する事が出来る為、高速周波数切換えが可能と
なる。
【０００４】
【発明が解決しようとする課題】上述した従来のＤＤＳ
を用いた局部発振回路においては、ディジタル的に高周
波の基準周波数を作り出しているが、一般にＤＤＳを構
成するディジタル回路の消費電流は基準信号入力の周波
数に比例して増大するため、高周波クロック入力のＤＤ
Ｓにおける消費電流が大きくなる。このため、移動通信
端末の実使用時における端末全体の消費電力が増大する
とともに、端末の待受け時における消費電力も大きいと
いう問題がある。本発明の目的は、少なくとも端末の待
受け時における消費電力を低減した局部発振回路を提供
することにある。
を用いた局部発振回路においては、ディジタル的に高周
波の基準周波数を作り出しているが、一般にＤＤＳを構
成するディジタル回路の消費電流は基準信号入力の周波
数に比例して増大するため、高周波クロック入力のＤＤ
Ｓにおける消費電流が大きくなる。このため、移動通信
端末の実使用時における端末全体の消費電力が増大する
とともに、端末の待受け時における消費電力も大きいと
いう問題がある。本発明の目的は、少なくとも端末の待
受け時における消費電力を低減した局部発振回路を提供
することにある。
【０００５】
【課題を解決するための手段】本発明の局部発振回路
は、ＰＬＬループの位相比較器の前段に第１の可変分周
器を介挿し、ＤＤＳとその基準発振器との間に第２の可
変分周器を介挿し、これら第１及び第２の可変分周器の
分周比を制御する制御部を設けている。ここで、第１及
び第２の可変分周器は、移動通信端末の待受け時に出力
周波数が低くなるように、それぞれの分周比が制御され
る。
は、ＰＬＬループの位相比較器の前段に第１の可変分周
器を介挿し、ＤＤＳとその基準発振器との間に第２の可
変分周器を介挿し、これら第１及び第２の可変分周器の
分周比を制御する制御部を設けている。ここで、第１及
び第２の可変分周器は、移動通信端末の待受け時に出力
周波数が低くなるように、それぞれの分周比が制御され
る。
【０００６】
【作用】本発明によれば、通信端末の待受け時には制御
部が第２の可変分周器の分周比を制御してＤＤＳの基準
信号入力の周波数を低減させることで、ＤＤＳの消費電
流を低減させ、これと同時に第１の可変分周器の分周比
を制御してＰＬＬループの位相比較器での位相比較を可
能とする。
部が第２の可変分周器の分周比を制御してＤＤＳの基準
信号入力の周波数を低減させることで、ＤＤＳの消費電
流を低減させ、これと同時に第１の可変分周器の分周比
を制御してＰＬＬループの位相比較器での位相比較を可
能とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図に
おいて、１はＶＣＯ、２はバッファアンプ、３は固定分
周器、４は位相比較器、５はＣＰ、６はＬＰＦであり、
従来と同様にＰＬＬループを構成しているが、ここでは
固定分周器３と位相比較器４との間に第１の可変分周器
７を介挿している。又、ＤＤＳ８は作成した基準周波数
を前記位相比較器４に出力させて前記ＰＬＬループにお
いて位相比較を行うように構成しているが、このＤＤＳ
８と基準発振器１０との間に第２の可変分周器９を介挿
している。そして、前記第１及び第２の可変分周器７，
９の分周比を制御部１１によって同時に制御し得るよう
に構成している。
る。図１は本発明の一実施例のブロック図である。図に
おいて、１はＶＣＯ、２はバッファアンプ、３は固定分
周器、４は位相比較器、５はＣＰ、６はＬＰＦであり、
従来と同様にＰＬＬループを構成しているが、ここでは
固定分周器３と位相比較器４との間に第１の可変分周器
７を介挿している。又、ＤＤＳ８は作成した基準周波数
を前記位相比較器４に出力させて前記ＰＬＬループにお
いて位相比較を行うように構成しているが、このＤＤＳ
８と基準発振器１０との間に第２の可変分周器９を介挿
している。そして、前記第１及び第２の可変分周器７，
９の分周比を制御部１１によって同時に制御し得るよう
に構成している。
【０００８】この構成によれば、通話ＣＨでの周波数同
期においては、制御部１１は分周比指定信号１４，１３
で第１及び第２の各可変分周器７，９の分周比をそれぞ
れ１／１に設定する。このため、基準発振器１０の信号
をそのままＤＤＳ８に入力し、指定ＣＨ１２のキャリア
周波数に応じた基準周波数がＤＤＳ８からＰＬＬループ
の位相比較器４に入力される。一方、ＶＣＯ１の出力は
固定分周器３で分周され、第１の可変分周器７をそのま
ま通り、位相比較４において基準周波数と位相比較が行
われ、ＣＰ５を駆動し、ＬＰＦ６を通してＶＣＯ１の電
圧値を制御してキャリア周波数を発生させている。
期においては、制御部１１は分周比指定信号１４，１３
で第１及び第２の各可変分周器７，９の分周比をそれぞ
れ１／１に設定する。このため、基準発振器１０の信号
をそのままＤＤＳ８に入力し、指定ＣＨ１２のキャリア
周波数に応じた基準周波数がＤＤＳ８からＰＬＬループ
の位相比較器４に入力される。一方、ＶＣＯ１の出力は
固定分周器３で分周され、第１の可変分周器７をそのま
ま通り、位相比較４において基準周波数と位相比較が行
われ、ＣＰ５を駆動し、ＬＰＦ６を通してＶＣＯ１の電
圧値を制御してキャリア周波数を発生させている。
【０００９】ところが、通話ＣＨを閉じた待受け時に
は、制御部１１により第１及び第２の各可変分周器７，
９の出力信号が低周波数となるように所定の分周比に設
定する。このため、ＤＤＳ８には第２可変分周器９で分
周された基準発振器１０の信号が入力され、この入力信
号に基づいてＤＤＳ８からは周波数の低い信号が出力さ
れ、ＰＬＬループの位相比較器４に入力される。一方、
ＰＬＬループにおいても、第１可変分周器７の分周作用
によって周波数が低くされた信号が位相比較器４に入力
される。したがって、位相比較器４では実使用時と同様
に位相比較を行い、制御ＣＨの周波数同期を得ることが
でき、このときＤＤＳ８では信号の周波数が低くされた
ことにより消費電流が低減され、端末全体の消費電力が
低減される。
は、制御部１１により第１及び第２の各可変分周器７，
９の出力信号が低周波数となるように所定の分周比に設
定する。このため、ＤＤＳ８には第２可変分周器９で分
周された基準発振器１０の信号が入力され、この入力信
号に基づいてＤＤＳ８からは周波数の低い信号が出力さ
れ、ＰＬＬループの位相比較器４に入力される。一方、
ＰＬＬループにおいても、第１可変分周器７の分周作用
によって周波数が低くされた信号が位相比較器４に入力
される。したがって、位相比較器４では実使用時と同様
に位相比較を行い、制御ＣＨの周波数同期を得ることが
でき、このときＤＤＳ８では信号の周波数が低くされた
ことにより消費電流が低減され、端末全体の消費電力が
低減される。
【００１０】
【発明の効果】以上説明したように本発明によれば、通
信端末の待受け時にＤＤＳの入力周波数を下げ、かつ同
時にＰＬＬループの周波数を下げるので、このときのＤ
ＤＳにおける消費電流を低減でき、通信端末全体での電
力の消費を抑えた局部発振回路を得ることができる。
信端末の待受け時にＤＤＳの入力周波数を下げ、かつ同
時にＰＬＬループの周波数を下げるので、このときのＤ
ＤＳにおける消費電流を低減でき、通信端末全体での電
力の消費を抑えた局部発振回路を得ることができる。
【図１】本発明の局部発振回路の一実施例のブロック図
である。
である。
【図２】従来の局部発振回路の一例のブロック図であ
る。
る。
【図３】ＴＤＭＡ方式におけるスロット配置図である。
１ ＶＣＯ（電圧制御発振器） ３ 固定分周器 ４ 位相比較器 ５ ＣＰ（チャージポンプ） ６ ＬＰＦ（低域ろ波器） ７ 第１の可変分周器 ８ ＤＳＳ（ダイレクトディジタルシンセサイザ） ９ 第２の可変分周器 １０ 基準発振器 １１ 制御部
Claims (2)
- 【請求項１】 ＤＤＳ（ダイレクトディジタルシンセサ
イザ）からの発振周波数信号をＰＬＬループにおける位
相比較器の基準周波数とし、このＰＬＬループの出力信
号を移動通信端末の局部発振信号とする局部発振回路に
おいて、前記位相比較器の前段に第１の可変分周器を介
挿し、前記ＤＤＳとその基準発振器との間に第２の可変
分周器を介挿し、前記第１及び第２の可変分周器の分周
比を制御する制御部を有することを特徴とするダイレク
トディジタルシンセサイザを用いた局部発振回路。 - 【請求項２】 第１及び第２の可変分周器は、移動通信
端末の待受け時に出力周波数が低くなるように、それぞ
れの分周比が制御される請求項１のダイレクトディジタ
ルシンセサイザを用いた局部発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235651A JP2773481B2 (ja) | 1991-08-23 | 1991-08-23 | ダイレクトディジタルシンセサイザを用いた局部発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235651A JP2773481B2 (ja) | 1991-08-23 | 1991-08-23 | ダイレクトディジタルシンセサイザを用いた局部発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555950A true JPH0555950A (ja) | 1993-03-05 |
| JP2773481B2 JP2773481B2 (ja) | 1998-07-09 |
Family
ID=16989175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235651A Expired - Lifetime JP2773481B2 (ja) | 1991-08-23 | 1991-08-23 | ダイレクトディジタルシンセサイザを用いた局部発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773481B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141519A (ja) * | 2008-12-10 | 2010-06-24 | Sony Corp | 位相同期回路、および通信装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323718A (ja) * | 1989-06-20 | 1991-01-31 | Nec Corp | 位相同期ループ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965533A (en) | 1989-08-31 | 1990-10-23 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer |
-
1991
- 1991-08-23 JP JP3235651A patent/JP2773481B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323718A (ja) * | 1989-06-20 | 1991-01-31 | Nec Corp | 位相同期ループ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141519A (ja) * | 2008-12-10 | 2010-06-24 | Sony Corp | 位相同期回路、および通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773481B2 (ja) | 1998-07-09 |
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