JPH0758636A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH0758636A JPH0758636A JP5199386A JP19938693A JPH0758636A JP H0758636 A JPH0758636 A JP H0758636A JP 5199386 A JP5199386 A JP 5199386A JP 19938693 A JP19938693 A JP 19938693A JP H0758636 A JPH0758636 A JP H0758636A
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- JP
- Japan
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- frequency
- output
- phase
- synthesizer
- pll
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 チャネルステップ幅に係わらず一定の比較周
波数により高速で安定な周波数切替えを行う。 【構成】 図の（Ａ）では、ダイレクトディジタルシン
セサイザ（ＤＤＳ）４０の出力周波数ｆV は、ｆV ＝ｆ
O ・φ／２N で与えられ、ＰＬＬループについてはｆO
＝２N ・ｆR ／φの関係になるが、位相データφを、例
えばφ＝φ0 −ｉ・Δφ（但し、ｉ：整数）の形で制御
すると、ｆO ＝２N ・ｆR ／（φ0 −ｉ・Δφ）の形で
変化する。φ0 を大きく選び、かつこれに比べてΔφを
極めて小さく選ぶことにより、ｆO のチャネルステップ
幅を任意に小さくできる。しかも、比較周波数ｆR は一
定であり、かつ高く選べるから、ＰＬＬのループゲイン
は常に高く、従ってｆO のチャネル切替え速度は速い。
図の（Ｂ）では、切替制御部１５は、第２のＰＬＬルー
プにより出力周波数の速い引込制御を行い、周波数引込
後第１のＰＬＬループにより位相同期制御を行う。
波数により高速で安定な周波数切替えを行う。 【構成】 図の（Ａ）では、ダイレクトディジタルシン
セサイザ（ＤＤＳ）４０の出力周波数ｆV は、ｆV ＝ｆ
O ・φ／２N で与えられ、ＰＬＬループについてはｆO
＝２N ・ｆR ／φの関係になるが、位相データφを、例
えばφ＝φ0 −ｉ・Δφ（但し、ｉ：整数）の形で制御
すると、ｆO ＝２N ・ｆR ／（φ0 −ｉ・Δφ）の形で
変化する。φ0 を大きく選び、かつこれに比べてΔφを
極めて小さく選ぶことにより、ｆO のチャネルステップ
幅を任意に小さくできる。しかも、比較周波数ｆR は一
定であり、かつ高く選べるから、ＰＬＬのループゲイン
は常に高く、従ってｆO のチャネル切替え速度は速い。
図の（Ｂ）では、切替制御部１５は、第２のＰＬＬルー
プにより出力周波数の速い引込制御を行い、周波数引込
後第１のＰＬＬループにより位相同期制御を行う。
Description
【０００１】
【産業上の利用分野】本発明は周波数シンセサイザに関
し、更に詳しくはＰＬＬ方式を用いた周波数シンセサイ
ザに関する。例えばディジタル移動通信では限られた周
波数帯域により多くのチャネルを収容する要請がある。
更にゾーン分割された移動網では移動機の通話中の無線
ゾーンの移行に伴って通話中チャネルを瞬時（１〜２ｍ
ｓ）に切り替える必要がある。従って、このような移動
通信網で使用する無線機には、小さいチャネルステップ
幅で、かつ任意チャネルに高速で正確にチャネル切替え
を行えるような周波数シンセサイザの提供が望まれる。
し、更に詳しくはＰＬＬ方式を用いた周波数シンセサイ
ザに関する。例えばディジタル移動通信では限られた周
波数帯域により多くのチャネルを収容する要請がある。
更にゾーン分割された移動網では移動機の通話中の無線
ゾーンの移行に伴って通話中チャネルを瞬時（１〜２ｍ
ｓ）に切り替える必要がある。従って、このような移動
通信網で使用する無線機には、小さいチャネルステップ
幅で、かつ任意チャネルに高速で正確にチャネル切替え
を行えるような周波数シンセサイザの提供が望まれる。
【０００２】
【従来の技術】図４は従来の基本的な周波数シンセサイ
ザのブロック図で、図において１は基準発振器（Ｒ
Ｏ）、２はディジタル位相比較器（ＤＰＤ）、３はチャ
ージポンプ（ＣＰ）、４はローパスフィルタ（ＬＰ
Ｆ）、５は電圧制御発振器（ＶＣＯ）、６は可変分周器
（１／Ｎ）、７は周波数の切替制御部である。
ザのブロック図で、図において１は基準発振器（Ｒ
Ｏ）、２はディジタル位相比較器（ＤＰＤ）、３はチャ
ージポンプ（ＣＰ）、４はローパスフィルタ（ＬＰ
Ｆ）、５は電圧制御発振器（ＶＣＯ）、６は可変分周器
（１／Ｎ）、７は周波数の切替制御部である。
【０００３】ディジタル位相比較器２は基準発振器１の
基準信号ｆR とＶＣＯ５の出力信号ｆO をＮ分周した信
号ｆV とを比較することによりディジタル位相誤差信号
を出力する。チャージポンプ３はディジタル位相誤差信
号をアナログ位相誤差信号に変換し、ローパスフィルタ
４はアナログ位相誤差信号の不要な高周波成分を除去す
ると共にこれを平滑化する。ＶＣＯ５はローパスフィル
タ４の出力電圧に応じた周波数の出力信号ｆO を生成
し、この出力信号ｆO を可変分周器６を介してディジタ
ル位相比較器２に帰還することにより、ＰＬＬループを
形成している。そして、切替制御部７は分周数Ｎを可変
設定することにより、出力信号ｆO のチャネル切替えを
行う。
基準信号ｆR とＶＣＯ５の出力信号ｆO をＮ分周した信
号ｆV とを比較することによりディジタル位相誤差信号
を出力する。チャージポンプ３はディジタル位相誤差信
号をアナログ位相誤差信号に変換し、ローパスフィルタ
４はアナログ位相誤差信号の不要な高周波成分を除去す
ると共にこれを平滑化する。ＶＣＯ５はローパスフィル
タ４の出力電圧に応じた周波数の出力信号ｆO を生成
し、この出力信号ｆO を可変分周器６を介してディジタ
ル位相比較器２に帰還することにより、ＰＬＬループを
形成している。そして、切替制御部７は分周数Ｎを可変
設定することにより、出力信号ｆO のチャネル切替えを
行う。
【０００４】かかる構成では、出力周波数ｆO ＝Ｎ・ｆ
R の関係があり、出力信号ｆO のチャネル間隔は比較周
波数ｆR で決まる。即ち、例えばｆR ＝２５ｋＨZ ，Ｎ
＝４００００＋ｉ（但し、ｉ＝０，１，２，…）とする
と、出力周波数ｆO ＝１ＧＨ Z ＋ｉ・２５ｋＨZ にな
る。従って、比較周波数ｆR を小さくすればチャネル間
隔も小さくできる。
R の関係があり、出力信号ｆO のチャネル間隔は比較周
波数ｆR で決まる。即ち、例えばｆR ＝２５ｋＨZ ，Ｎ
＝４００００＋ｉ（但し、ｉ＝０，１，２，…）とする
と、出力周波数ｆO ＝１ＧＨ Z ＋ｉ・２５ｋＨZ にな
る。従って、比較周波数ｆR を小さくすればチャネル間
隔も小さくできる。
【０００５】しかし、図４の構成ではディジタル位相比
較器２の比較周波数は常にｆR （＝２５ｋＨZ ）であ
り、該ｆR の１周期毎（＝０．０４ｍｓ毎）にしか位相
誤差信号が発生しない。従って、チャネル間隔が小さい
と、比較周波数ｆR （即ち、ループゲイン）も小さくな
り、このためにＰＬＬループによる周波数の引込動作に
かなりの時間が必要になる。まして、出力周波数ｆO を
一挙に数チャネル分飛び越して切り替えるような場合に
は、引込時間も約数倍となり、従って出力周波数ｆO の
速やかな切替えは困難である。
較器２の比較周波数は常にｆR （＝２５ｋＨZ ）であ
り、該ｆR の１周期毎（＝０．０４ｍｓ毎）にしか位相
誤差信号が発生しない。従って、チャネル間隔が小さい
と、比較周波数ｆR （即ち、ループゲイン）も小さくな
り、このためにＰＬＬループによる周波数の引込動作に
かなりの時間が必要になる。まして、出力周波数ｆO を
一挙に数チャネル分飛び越して切り替えるような場合に
は、引込時間も約数倍となり、従って出力周波数ｆO の
速やかな切替えは困難である。
【０００６】図５は従来の他の周波数シンセサイザのブ
ロック図で、図において８は可変分周器（１／Ｍ）、９
は可変分周器（１／Ｄ）、９1 はプリスケーラ（１／
Ｐ，Ｐ＋１）、９2 はスワローカウンタ（１／Ａ）、９
3 はプログラムカウンタ（１／Ｎ），１０は周波数の切
替制御部である。可変分周器９において、プリスケーラ
９1 は最初は１／（Ｐ＋１）モードで動作し、スワロー
カウンタ９2 はプリスケーラ９1 の出力をＡカウントす
るとプリスケーラ９1 に分周切替信号を出力する。これ
を受けたプリスケーラ９1 はプログラムカウンタ９3 が
残りの（Ｎ−Ａ）をカウントするまでの間１／Ｐモード
で動作する。従って、トータルの分周数Ｄは、Ｄ＝（Ｐ
＋１）Ａ＋Ｐ（Ｎ−Ａ）＝Ａ＋ＰＮとなり、ここでＡを
０〜（Ｐ−１）、かつＮを任意整数に選ぶと、トータル
の分周数Ｄは任意の整数になる。
ロック図で、図において８は可変分周器（１／Ｍ）、９
は可変分周器（１／Ｄ）、９1 はプリスケーラ（１／
Ｐ，Ｐ＋１）、９2 はスワローカウンタ（１／Ａ）、９
3 はプログラムカウンタ（１／Ｎ），１０は周波数の切
替制御部である。可変分周器９において、プリスケーラ
９1 は最初は１／（Ｐ＋１）モードで動作し、スワロー
カウンタ９2 はプリスケーラ９1 の出力をＡカウントす
るとプリスケーラ９1 に分周切替信号を出力する。これ
を受けたプリスケーラ９1 はプログラムカウンタ９3 が
残りの（Ｎ−Ａ）をカウントするまでの間１／Ｐモード
で動作する。従って、トータルの分周数Ｄは、Ｄ＝（Ｐ
＋１）Ａ＋Ｐ（Ｎ−Ａ）＝Ａ＋ＰＮとなり、ここでＡを
０〜（Ｐ−１）、かつＮを任意整数に選ぶと、トータル
の分周数Ｄは任意の整数になる。
【０００７】図６は図５の周波数シンセサイザの動作を
説明する図であり、図６の（Ａ）は分周数Ｍ及びＤ（＝
Ａ＋ＰＮ）の設定シーケンスを示す図、図６の（Ｂ）は
ＶＣＯ５の出力周波数ｆO の推移を示す図である。な
お、この例では基準発振器１の発振周波数＝８ＭＨZ 、
かつプリスケーラ９ 1 の分周数Ｐ＝１２８とし、ＶＣＯ
５の出力周波数ｆO を８００ＭＨZ 以下から目標の８０
０．０８１２５ＭＨZ に一挙に切り替える場合を示して
いる。
説明する図であり、図６の（Ａ）は分周数Ｍ及びＤ（＝
Ａ＋ＰＮ）の設定シーケンスを示す図、図６の（Ｂ）は
ＶＣＯ５の出力周波数ｆO の推移を示す図である。な
お、この例では基準発振器１の発振周波数＝８ＭＨZ 、
かつプリスケーラ９ 1 の分周数Ｐ＝１２８とし、ＶＣＯ
５の出力周波数ｆO を８００ＭＨZ 以下から目標の８０
０．０８１２５ＭＨZ に一挙に切り替える場合を示して
いる。
【０００８】最初は分周数Ｄ＝８００１，比較周波数ｆ
R ＝１００ＫＨZ と設定した結果、ＰＬＬのループゲイ
ンは高く、このためにＶＣＯ５の出力周波数ｆO はこの
時点の目標周波数Ｆout ＝８００．１ＭＨZ に向けて粗
く急速に上昇している。しかし、図５の構成において
も、結局は出力周波数ｆO ＝Ｄ・ｆR の関係にあるか
ら、最終的には比較周波数ｆR をチャネル間隔以下にし
なくては目的の周波数に収束させられない。従って、こ
の場合でも、その後は分周数Ｄを順に上げると共に、比
較周波数ｆR を順に下げ、こうしてループゲインは段階
的に下がり、こうして出力周波数ｆO を最終的に目標周
波数Ｆout ＝８００．０８１２５ＭＨ Z に正確に収束さ
せている。
R ＝１００ＫＨZ と設定した結果、ＰＬＬのループゲイ
ンは高く、このためにＶＣＯ５の出力周波数ｆO はこの
時点の目標周波数Ｆout ＝８００．１ＭＨZ に向けて粗
く急速に上昇している。しかし、図５の構成において
も、結局は出力周波数ｆO ＝Ｄ・ｆR の関係にあるか
ら、最終的には比較周波数ｆR をチャネル間隔以下にし
なくては目的の周波数に収束させられない。従って、こ
の場合でも、その後は分周数Ｄを順に上げると共に、比
較周波数ｆR を順に下げ、こうしてループゲインは段階
的に下がり、こうして出力周波数ｆO を最終的に目標周
波数Ｆout ＝８００．０８１２５ＭＨ Z に正確に収束さ
せている。
【０００９】従って、図５の構成によれば、出力周波数
ｆO を複数チャネル分飛び越して切り替えるような場合
には周波数の引込時間の短縮の効果はあるが、最終段階
に近づいた周波数の引込動作は図４の場合と何ら変わら
ないから、チャネル切替えの高速化には自ずと限界があ
る。図７は従来の更に他の周波数シンセサイザ（特開平
３−２５０８１４号）のブロック図であり、図において
１１は固定分周器（１／Ｂ）、１２は周波数の切替制御
部、３０はダイレクトディジタルシンセサイザ（ＤＤ
Ｓ）、３０1 は累加算器（ＳＵＭ）、３０2 はサインテ
ーブルＲＯＭ（ＲＯＭ）、３０3 はＤ／Ａ変換器（Ｄ／
Ａ）、３０4 はローパスフィルタ（ＬＰＦ）、３０5 は
矩形波発生回路（ＰＣ）である。
ｆO を複数チャネル分飛び越して切り替えるような場合
には周波数の引込時間の短縮の効果はあるが、最終段階
に近づいた周波数の引込動作は図４の場合と何ら変わら
ないから、チャネル切替えの高速化には自ずと限界があ
る。図７は従来の更に他の周波数シンセサイザ（特開平
３−２５０８１４号）のブロック図であり、図において
１１は固定分周器（１／Ｂ）、１２は周波数の切替制御
部、３０はダイレクトディジタルシンセサイザ（ＤＤ
Ｓ）、３０1 は累加算器（ＳＵＭ）、３０2 はサインテ
ーブルＲＯＭ（ＲＯＭ）、３０3 はＤ／Ａ変換器（Ｄ／
Ａ）、３０4 はローパスフィルタ（ＬＰＦ）、３０5 は
矩形波発生回路（ＰＣ）である。
【００１０】ＤＤＳ３０において、累加算器３０1 は一
定の位相データφをクロック信号ｆ C のタイミング毎に
Ｎビットのアキュムレータ（不図示）に累加算する。そ
の結果、アキュムレータの累加算位相データはクロック
信号ｆC の周波数に応じた速さ（即ち、ｆC ・φ／２N
の周波数）で０〜２N の間を巡回することになる。サイ
ンテーブルＲＯＭ３０2 は累加算された位相データを振
幅情報に変更し、Ｄ／Ａ変換器３０3 は振幅情報をアナ
ログ信号に変換する。ローパスフィルタ３０4はアナロ
グ信号の目的とする出力周波数以外の高調波成分を除去
し、そして、矩形波発生回路３０5 はローパスフィルタ
３０4 の出力を対応する周波数の矩形波信号に変換す
る。
定の位相データφをクロック信号ｆ C のタイミング毎に
Ｎビットのアキュムレータ（不図示）に累加算する。そ
の結果、アキュムレータの累加算位相データはクロック
信号ｆC の周波数に応じた速さ（即ち、ｆC ・φ／２N
の周波数）で０〜２N の間を巡回することになる。サイ
ンテーブルＲＯＭ３０2 は累加算された位相データを振
幅情報に変更し、Ｄ／Ａ変換器３０3 は振幅情報をアナ
ログ信号に変換する。ローパスフィルタ３０4はアナロ
グ信号の目的とする出力周波数以外の高調波成分を除去
し、そして、矩形波発生回路３０5 はローパスフィルタ
３０4 の出力を対応する周波数の矩形波信号に変換す
る。
【００１１】以上により、ＤＤＳ３０の出力周波数ｆR
には、ｆR ＝ｆC ・φ／２N の関係がある。切替制御部
１２は例えばクロック周波数ｆC を、ｆC ＝ｆC0＋ｉ・
Δｆ C （但し、ｉ＝０，１，２，…）の形で制御するこ
とが可能であり、これにより比較周波数ｆR は、ｆR ＝
（φ／２N ）×（ｆC0＋ｉ・ΔｆC ）＝ｆR0＋ｉ・Δｆ
R の形で変化する。この場合に、ｆC0を大きく、かつこ
れに比べてΔｆC を極めて小さく選べば、例えば比較周
波数ｆR ＝２．２５ＭＨZ ＋ｉ・５００ＨZ を実現でき
る。あるいは、切替制御部１２は累加算器３０1 の位相
インクリメント値φを、φ＝φ0 ＋ｉ・Δφ（但し、ｉ
＝０，１，２，…）の形で制御することが可能であり、
これにより比較周波数ｆR は、ｆR ＝（ｆC ／２N ）×
（φ0 ＋ｉ・Δφ）＝ｆR0＋ｉ・ΔｆR の形で変化す
る。この場合も、φ0 を大きく、かつこれに比べてΔφ
を極めて小さく選べば、例えば比較周波数ｆR ＝２．２
５ＭＨZ ＋ｉ・５００ＨZ を実現できる。
には、ｆR ＝ｆC ・φ／２N の関係がある。切替制御部
１２は例えばクロック周波数ｆC を、ｆC ＝ｆC0＋ｉ・
Δｆ C （但し、ｉ＝０，１，２，…）の形で制御するこ
とが可能であり、これにより比較周波数ｆR は、ｆR ＝
（φ／２N ）×（ｆC0＋ｉ・ΔｆC ）＝ｆR0＋ｉ・Δｆ
R の形で変化する。この場合に、ｆC0を大きく、かつこ
れに比べてΔｆC を極めて小さく選べば、例えば比較周
波数ｆR ＝２．２５ＭＨZ ＋ｉ・５００ＨZ を実現でき
る。あるいは、切替制御部１２は累加算器３０1 の位相
インクリメント値φを、φ＝φ0 ＋ｉ・Δφ（但し、ｉ
＝０，１，２，…）の形で制御することが可能であり、
これにより比較周波数ｆR は、ｆR ＝（ｆC ／２N ）×
（φ0 ＋ｉ・Δφ）＝ｆR0＋ｉ・ΔｆR の形で変化す
る。この場合も、φ0 を大きく、かつこれに比べてΔφ
を極めて小さく選べば、例えば比較周波数ｆR ＝２．２
５ＭＨZ ＋ｉ・５００ＨZ を実現できる。
【００１２】一方、ＰＬＬループについては、ｆO ＝Ｂ
・ｆR の関係があるが、上記の如く切替制御１２は比較
周波数ｆR を、ｆR ＝ｆR0＋ｉ・ΔｆR の形で制御でき
るので、最終的にＶＣＯ５の出力周波数ｆO を、ｆO ＝
Ｂ・ｆR0＋Ｂ・ｉ・ΔｆR の形で制御できる。そこで、
例えば分周数Ｂ＝４００とすると、ｆO ＝９００ＭＨ Z
＋ｉ・０．２ＭＨZ になる。
・ｆR の関係があるが、上記の如く切替制御１２は比較
周波数ｆR を、ｆR ＝ｆR0＋ｉ・ΔｆR の形で制御でき
るので、最終的にＶＣＯ５の出力周波数ｆO を、ｆO ＝
Ｂ・ｆR0＋Ｂ・ｉ・ΔｆR の形で制御できる。そこで、
例えば分周数Ｂ＝４００とすると、ｆO ＝９００ＭＨ Z
＋ｉ・０．２ＭＨZ になる。
【００１３】図７の構成によれば、出力周波数ｆO のチ
ャネル間隔は０．２ＭＨZ と小さいにも係わらず、比較
周波数ｆR は常に２．２５ＭＨZ 以上と高く保つことが
でき、従ってループゲインは常に高く、チャネル切替を
速やかに行える。ところで、一般にＰＬＬループによる
周波数シンセサイザでは、ローパスフィルタ４により位
相誤差信号の高調波成分を除去しているが、位相比較回
路２の比較周波数ｆR が外部のルートＡを介してＶＣＯ
５の入力に漏れ込み、これが位相ロック中のＶＣＯ５の
動作に悪影響を及ぼすことがある。このため、従来は、
図示しないが、ＶＣＯ５の入力に比較周波数ｆR を中心
とするようなノッチフィルタを設けるのが通常である。
ャネル間隔は０．２ＭＨZ と小さいにも係わらず、比較
周波数ｆR は常に２．２５ＭＨZ 以上と高く保つことが
でき、従ってループゲインは常に高く、チャネル切替を
速やかに行える。ところで、一般にＰＬＬループによる
周波数シンセサイザでは、ローパスフィルタ４により位
相誤差信号の高調波成分を除去しているが、位相比較回
路２の比較周波数ｆR が外部のルートＡを介してＶＣＯ
５の入力に漏れ込み、これが位相ロック中のＶＣＯ５の
動作に悪影響を及ぼすことがある。このため、従来は、
図示しないが、ＶＣＯ５の入力に比較周波数ｆR を中心
とするようなノッチフィルタを設けるのが通常である。
【００１４】
【発明が解決しようとする課題】しかし、上記図７の構
成のように比較周波数ｆR をＤＤＳ３０により可変生成
する方式であると、ＰＬＬループはチャネル切替えに応
じて様々な比較周波数ｆ R （＝ｆR0＋ｉ・ΔｆR ）によ
り位相ロックすることになる。従って、様々な比較周波
数ｆR による雑音がＶＣＯ５の入力に漏れ込む恐れが生
じ、このために図７の周波数シンセサイザでは、ＶＣＯ
５の入力に複数又は広帯域のノッチフィルタを設ける必
要があった。そして、このことが周波数シンセサイザを
複雑、高価、かつ動作信頼性を欠くものにしていた。
成のように比較周波数ｆR をＤＤＳ３０により可変生成
する方式であると、ＰＬＬループはチャネル切替えに応
じて様々な比較周波数ｆ R （＝ｆR0＋ｉ・ΔｆR ）によ
り位相ロックすることになる。従って、様々な比較周波
数ｆR による雑音がＶＣＯ５の入力に漏れ込む恐れが生
じ、このために図７の周波数シンセサイザでは、ＶＣＯ
５の入力に複数又は広帯域のノッチフィルタを設ける必
要があった。そして、このことが周波数シンセサイザを
複雑、高価、かつ動作信頼性を欠くものにしていた。
【００１５】本発明の目的は、チャネルステップ幅に係
わらず一定の比較周波数により高速で安定な周波数切替
えを行える周波数シンセサイザを提供することにある。
わらず一定の比較周波数により高速で安定な周波数切替
えを行える周波数シンセサイザを提供することにある。
【００１６】
【課題を解決するための手段】上記の課題は図１の
（Ａ）の構成により解決される。即ち、本発明（１）の
周波数シンセサイザは、ＰＬＬ方式を用いた周波数シン
セサイザにおいて、固定周波数の基準発振器１と、基準
発振器１の出力と後述の比較信号との位相差を検出する
位相比較器２と、位相比較器２の出力を平滑化するロー
パスフィルタ４と、ローパスフィルタ４の出力に従って
対応する周波数の出力信号を発生する電圧制御発振器５
と、電圧制御発振器５の出力と外部より設定される位相
データとに基づいて対応する周波数の前記比較信号を形
成するダイレクトディジタルシンセサイザ４０とを備え
るものである。
（Ａ）の構成により解決される。即ち、本発明（１）の
周波数シンセサイザは、ＰＬＬ方式を用いた周波数シン
セサイザにおいて、固定周波数の基準発振器１と、基準
発振器１の出力と後述の比較信号との位相差を検出する
位相比較器２と、位相比較器２の出力を平滑化するロー
パスフィルタ４と、ローパスフィルタ４の出力に従って
対応する周波数の出力信号を発生する電圧制御発振器５
と、電圧制御発振器５の出力と外部より設定される位相
データとに基づいて対応する周波数の前記比較信号を形
成するダイレクトディジタルシンセサイザ４０とを備え
るものである。
【００１７】また上記の課題は図１の（Ｂ）の構成によ
り解決される。即ち、本発明（２）の周波数シンセサイ
ザは、ＰＬＬ方式を用いた周波数シンセサイザにおい
て、固定周波数の基準発振器１と、基準発振器１の出力
を分周する第１の可変分周器８と、可変分周器８の出力
と後述の比較信号との位相差を検出する位相比較器２
と、位相比較器２の出力を平滑化するローパスフィルタ
４と、ローパスフィルタ４の出力に従って対応する周波
数の出力信号を発生する電圧制御発振器５と、電圧制御
発振器５の出力を分周する第２の可変分周器９と、電圧
制御発振器５の出力と外部より設定される位相データと
に基づいて対応する周波数の信号を形成するダイレクト
ディジタルシンセサイザ４０と、第２の可変分周器９の
出力とダイレクトディジタルシンセサイザ４０の出力と
を切り替えて前記比較信号を出力するスイッチ手段１６
と、前記第２の可変分周器９を含む第１のＰＬＬループ
と前記ダイレクトディジタルシンセサイザ４０を含む第
２のＰＬＬループのＰＬＬ制御及びこれらのループの切
替制御を行う切替制御部１５とを備え、切替制御部１５
は、第２のＰＬＬループにより出力周波数の引込制御を
行うと共に、周波数引込後は第１のＰＬＬループにより
位相同期制御を行うものである。
り解決される。即ち、本発明（２）の周波数シンセサイ
ザは、ＰＬＬ方式を用いた周波数シンセサイザにおい
て、固定周波数の基準発振器１と、基準発振器１の出力
を分周する第１の可変分周器８と、可変分周器８の出力
と後述の比較信号との位相差を検出する位相比較器２
と、位相比較器２の出力を平滑化するローパスフィルタ
４と、ローパスフィルタ４の出力に従って対応する周波
数の出力信号を発生する電圧制御発振器５と、電圧制御
発振器５の出力を分周する第２の可変分周器９と、電圧
制御発振器５の出力と外部より設定される位相データと
に基づいて対応する周波数の信号を形成するダイレクト
ディジタルシンセサイザ４０と、第２の可変分周器９の
出力とダイレクトディジタルシンセサイザ４０の出力と
を切り替えて前記比較信号を出力するスイッチ手段１６
と、前記第２の可変分周器９を含む第１のＰＬＬループ
と前記ダイレクトディジタルシンセサイザ４０を含む第
２のＰＬＬループのＰＬＬ制御及びこれらのループの切
替制御を行う切替制御部１５とを備え、切替制御部１５
は、第２のＰＬＬループにより出力周波数の引込制御を
行うと共に、周波数引込後は第１のＰＬＬループにより
位相同期制御を行うものである。
【００１８】
【作用】図１の（Ａ）において、ダイレクトディジタル
シンセサイザ（以下、ＤＤＳと呼ぶ）４０の出力周波数
ｆV は、ｆV ＝ｆO ・φ／２N で与えられる。そこで、
φ＜２N に選べば、ＤＤＳ４０は位相データφの設定値
に応じた分周数ｆO ／ｆ V ＝２N ／φの可変分周器とし
て機能する。
シンセサイザ（以下、ＤＤＳと呼ぶ）４０の出力周波数
ｆV は、ｆV ＝ｆO ・φ／２N で与えられる。そこで、
φ＜２N に選べば、ＤＤＳ４０は位相データφの設定値
に応じた分周数ｆO ／ｆ V ＝２N ／φの可変分周器とし
て機能する。
【００１９】従って、ＰＬＬループについては、位相ロ
ック時にはｆO ＝２N ・ｆR ／φの関係になるが、この
場合に位相データφを、φ＝φ0 −ｉ・Δφ（但し、ｉ
＝０，１，２，…）の形で制御すると、電圧制御発振器
５の出力周波数ｆO は、ｆO＝２N ・ｆR ／（φ0 −ｉ
・Δφ）の形で変化する。そこで、φ0 を大きく選び、
かつこれに比べてΔφを極めて小さく選ぶことにより、
出力周波数ｆO のチャネルステップ幅を任意に小さくす
ることができる。
ック時にはｆO ＝２N ・ｆR ／φの関係になるが、この
場合に位相データφを、φ＝φ0 −ｉ・Δφ（但し、ｉ
＝０，１，２，…）の形で制御すると、電圧制御発振器
５の出力周波数ｆO は、ｆO＝２N ・ｆR ／（φ0 −ｉ
・Δφ）の形で変化する。そこで、φ0 を大きく選び、
かつこれに比べてΔφを極めて小さく選ぶことにより、
出力周波数ｆO のチャネルステップ幅を任意に小さくす
ることができる。
【００２０】しかも、この場合に比較周波数ｆR は一定
であり、かつこれを高く選ぶことが可能であるから、Ｐ
ＬＬループのループゲインは常に高く、従ってチャネル
切替えは速やかに行われる。また比較周波数ｆR が一定
であることから、ＰＬＬループの位相ロック中に外部の
パスを介して電圧制御発振器５の入力に漏れ込む雑音の
周波数もｆR と一定である。従って、ノッチフィルタを
設ける場合でも簡単な構成で済む。また、雑音の心配が
少ないことから、信頼性の高いＰＬＬ動作が行える。
であり、かつこれを高く選ぶことが可能であるから、Ｐ
ＬＬループのループゲインは常に高く、従ってチャネル
切替えは速やかに行われる。また比較周波数ｆR が一定
であることから、ＰＬＬループの位相ロック中に外部の
パスを介して電圧制御発振器５の入力に漏れ込む雑音の
周波数もｆR と一定である。従って、ノッチフィルタを
設ける場合でも簡単な構成で済む。また、雑音の心配が
少ないことから、信頼性の高いＰＬＬ動作が行える。
【００２１】図１の（Ｂ）において、切替制御部１５
は、出力周波数ｆO のチャネル切替時には、第１の可変
分周器８よりチャネルステップ幅よりも比較的高い比較
周波数ｆR2を出力させると共に、スイッチ手段１６の端
子ｂ−ｃ間を接続してＤＤＳ４０を含む第２のＰＬＬル
ープにより出力周波数ｆO の目標値への速やかな周波数
引込制御（その後の位相同期制御を含んでも良い）を行
う。そして、周波数引込が行われた後は、第１の可変分
周器８よりチャネルステップ幅の比較周波数ｆR1を出力
させると共に、スイッチ手段１６の端子ａ−ｃ間を接続
し、所定の分周数Ｄに設定された第２の可変分周器９を
含む第１のＰＬＬループにより引き続き位相同期制御を
行う。
は、出力周波数ｆO のチャネル切替時には、第１の可変
分周器８よりチャネルステップ幅よりも比較的高い比較
周波数ｆR2を出力させると共に、スイッチ手段１６の端
子ｂ−ｃ間を接続してＤＤＳ４０を含む第２のＰＬＬル
ープにより出力周波数ｆO の目標値への速やかな周波数
引込制御（その後の位相同期制御を含んでも良い）を行
う。そして、周波数引込が行われた後は、第１の可変分
周器８よりチャネルステップ幅の比較周波数ｆR1を出力
させると共に、スイッチ手段１６の端子ａ−ｃ間を接続
し、所定の分周数Ｄに設定された第２の可変分周器９を
含む第１のＰＬＬループにより引き続き位相同期制御を
行う。
【００２２】この場合に、好ましくは、切替制御部１５
は不使用時のＤＤＳ４０の電源をＯＦＦ又は消費電力の
少ないパワーセーブモードにする。一般に、ＤＤＳは可
変分周器に比べて大きな電力を消費するので、チャネル
の高速切替えという本来の目的を達成した後は、その供
給電源を完全にＯＦＦ又は消費電力の少ないパワーセー
ブモードにすることにより、消費電力の削減を図るもの
である。特に、移動機等のバッテリー駆動による通信機
器ではこの処置は有効である。
は不使用時のＤＤＳ４０の電源をＯＦＦ又は消費電力の
少ないパワーセーブモードにする。一般に、ＤＤＳは可
変分周器に比べて大きな電力を消費するので、チャネル
の高速切替えという本来の目的を達成した後は、その供
給電源を完全にＯＦＦ又は消費電力の少ないパワーセー
ブモードにすることにより、消費電力の削減を図るもの
である。特に、移動機等のバッテリー駆動による通信機
器ではこの処置は有効である。
【００２３】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例の周
波数シンセサイザのブロック図で、図において１は基準
発振器（ＲＯ）、２はディジタル位相比較器（ＤＰ
Ｄ）、３はチャージポンプ（ＣＰ）、４はローパスフィ
ルタ（ＬＰＦ）、１１は中心周波数ｆR のノッチフィル
タ（ＮＦ）、５は電圧制御発振器（ＶＣＯ）、１７はプ
リスケーラ（１／Ｐ）、１３は周波数の切替制御部、４
０はダイレクトディジタルシンセサイザ（ＤＤＳ）、４
０1 は位相アキュムレータ、４０11は加算器（ＡＤ
Ｄ）、４０12はＮビットのレジスタ（ＲＥＧ）、４０2
は波形変換ＲＯＭ（ＲＯＭ）、４０3 はＤ／Ａ変換器
（Ｄ／Ａ）、４０4 はローパスフィルタ（ＬＰＦ）、４
０5 は矩形波発生回路（ＰＣ）である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例の周
波数シンセサイザのブロック図で、図において１は基準
発振器（ＲＯ）、２はディジタル位相比較器（ＤＰ
Ｄ）、３はチャージポンプ（ＣＰ）、４はローパスフィ
ルタ（ＬＰＦ）、１１は中心周波数ｆR のノッチフィル
タ（ＮＦ）、５は電圧制御発振器（ＶＣＯ）、１７はプ
リスケーラ（１／Ｐ）、１３は周波数の切替制御部、４
０はダイレクトディジタルシンセサイザ（ＤＤＳ）、４
０1 は位相アキュムレータ、４０11は加算器（ＡＤ
Ｄ）、４０12はＮビットのレジスタ（ＲＥＧ）、４０2
は波形変換ＲＯＭ（ＲＯＭ）、４０3 はＤ／Ａ変換器
（Ｄ／Ａ）、４０4 はローパスフィルタ（ＬＰＦ）、４
０5 は矩形波発生回路（ＰＣ）である。
【００２４】なお、ノッチフィルタ１４は外部のパスＡ
を介して比較周波数ｆR の漏れ込みの恐れがある場合に
設ければ良い。またプリスケーラ１７はＤＤＳ４０が出
力周波数ｆO で直接に動作可能な場合は必要ない。ディ
ジタル位相比較器２は基準発振器１の基準信号ｆR とＶ
ＣＯ５の出力信号ｆO を分周数Ｐ・２N ／φで分周した
信号ｆV とを比較することによりディジタル位相誤差信
号を出力する。チャージポンプ３はディジタル位相誤差
信号をアナログ位相誤差信号に変換し、ローパスフィル
タ４はアナログ位相誤差信号の不要な高周波成分を除去
すると共にこれを平滑化する。ＶＣＯ５はローパスフィ
ルタ４の出力電圧に応じた周波数の出力信号ｆO を生成
し、更にこの出力信号ｆO をプリスケーラ１７，ＤＤＳ
４０を介してディジタル位相比較器２に帰還することに
より、ＰＬＬループを形成している。そして、切替制御
部１３は位相データφを可変設定することにより、出力
周波数ｆO のチャネル切替えを行う。
を介して比較周波数ｆR の漏れ込みの恐れがある場合に
設ければ良い。またプリスケーラ１７はＤＤＳ４０が出
力周波数ｆO で直接に動作可能な場合は必要ない。ディ
ジタル位相比較器２は基準発振器１の基準信号ｆR とＶ
ＣＯ５の出力信号ｆO を分周数Ｐ・２N ／φで分周した
信号ｆV とを比較することによりディジタル位相誤差信
号を出力する。チャージポンプ３はディジタル位相誤差
信号をアナログ位相誤差信号に変換し、ローパスフィル
タ４はアナログ位相誤差信号の不要な高周波成分を除去
すると共にこれを平滑化する。ＶＣＯ５はローパスフィ
ルタ４の出力電圧に応じた周波数の出力信号ｆO を生成
し、更にこの出力信号ｆO をプリスケーラ１７，ＤＤＳ
４０を介してディジタル位相比較器２に帰還することに
より、ＰＬＬループを形成している。そして、切替制御
部１３は位相データφを可変設定することにより、出力
周波数ｆO のチャネル切替えを行う。
【００２５】ＤＤＳ４０において、位相アキュムレータ
４０1 は切替制御部１３からの位相データφをプリスケ
ーラ１７からのクロック信号ｆC のタイミング毎にＮビ
ットのレジスタ４０12に累積加算する。その結果、レジ
スタ４０12の出力の累積加算位相データはクロック信号
ｆC の周波数に応じた速さ（即ち、ｆC ・φ／２N の周
波数）で０〜２N の間を巡回することになる。波形変換
ＲＯＭ４０2 は累積加算位相データをアドレス入力とし
てデータ出力より対応する波形データの一部を読み出
し、Ｄ／Ａ変換器４０3 は読み出された波形データの一
部を対応するアナログ信号に変換する。ローパスフィル
タ４０4 はアナログ信号から目的とする波形信号以外の
高調波成分を除去し、そして、矩形波発生回路４０5 は
ローパスフィルタ４０4 の出力を対応する周波数の矩形
波信号ｆV に変換する。
４０1 は切替制御部１３からの位相データφをプリスケ
ーラ１７からのクロック信号ｆC のタイミング毎にＮビ
ットのレジスタ４０12に累積加算する。その結果、レジ
スタ４０12の出力の累積加算位相データはクロック信号
ｆC の周波数に応じた速さ（即ち、ｆC ・φ／２N の周
波数）で０〜２N の間を巡回することになる。波形変換
ＲＯＭ４０2 は累積加算位相データをアドレス入力とし
てデータ出力より対応する波形データの一部を読み出
し、Ｄ／Ａ変換器４０3 は読み出された波形データの一
部を対応するアナログ信号に変換する。ローパスフィル
タ４０4 はアナログ信号から目的とする波形信号以外の
高調波成分を除去し、そして、矩形波発生回路４０5 は
ローパスフィルタ４０4 の出力を対応する周波数の矩形
波信号ｆV に変換する。
【００２６】以上からして、ＤＤＳ４０の出力周波数ｆ
V は、ｆV ＝ｆC ・φ／２N で表され、ここでφ＜２N
に選べば、ＤＤＳ４０は位相データφの設定値に応じた
分周数ｆC ／ｆV ＝２N ／φの可変分周器として機能す
る。従ってＰＬＬループについては、位相ロック時に
は、ｆO ＝Ｐ・２N ・ｆR ／φの関係になるが、この場
合に切替制御部１３が位相データφを、φ＝φ0 −ｉ・
Δφ（但し、ｉ＝０，１，２，…）の形で制御すると、
電圧制御発振器５の出力周波数ｆO は、ｆO ＝Ｐ・２N
・ｆR ／（φ0 −ｉ・Δφ）の形で変化することにな
る。そこで、φ0 を大きく選び、かつこれに比べてΔφ
を極めて小さく選ぶことにより、出力周波数ｆO のチャ
ネルステップ幅を任意に小さくすることが可能になる。
V は、ｆV ＝ｆC ・φ／２N で表され、ここでφ＜２N
に選べば、ＤＤＳ４０は位相データφの設定値に応じた
分周数ｆC ／ｆV ＝２N ／φの可変分周器として機能す
る。従ってＰＬＬループについては、位相ロック時に
は、ｆO ＝Ｐ・２N ・ｆR ／φの関係になるが、この場
合に切替制御部１３が位相データφを、φ＝φ0 −ｉ・
Δφ（但し、ｉ＝０，１，２，…）の形で制御すると、
電圧制御発振器５の出力周波数ｆO は、ｆO ＝Ｐ・２N
・ｆR ／（φ0 −ｉ・Δφ）の形で変化することにな
る。そこで、φ0 を大きく選び、かつこれに比べてΔφ
を極めて小さく選ぶことにより、出力周波数ｆO のチャ
ネルステップ幅を任意に小さくすることが可能になる。
【００２７】因みに、計算の簡単のために、Ｐ＝１０，
２N ＝１０5 ，ｆR ＝１００ＫＨZ，φ0 ＝１０4 ，Δ
φ＝１０と仮定すると、チャネル０の出力周波数ｆOCH0
＝１０11／１０4 ＝１０．００ＭＨZ ，チャネル１の出
力周波数ｆOCH1＝１０11／（１０4 −１０）＝１０．０
１ＭＨZ ，チャネル２の出力周波数ｆOCH2＝１０11／
（１０4 −２０）＝１０．０２ＭＨZ 、等となる。
２N ＝１０5 ，ｆR ＝１００ＫＨZ，φ0 ＝１０4 ，Δ
φ＝１０と仮定すると、チャネル０の出力周波数ｆOCH0
＝１０11／１０4 ＝１０．００ＭＨZ ，チャネル１の出
力周波数ｆOCH1＝１０11／（１０4 −１０）＝１０．０
１ＭＨZ ，チャネル２の出力周波数ｆOCH2＝１０11／
（１０4 −２０）＝１０．０２ＭＨZ 、等となる。
【００２８】従って、この例ではチャネルステップ幅は
１０ＫＨZ と小さいにも係わらず、比較周波数ｆR は１
００ＫＨZ と高く、よってＰＬＬループのループゲイン
は常に高く、これにより出力周波数のチャネル切替えは
速やかに行われる。また比較周波数ｆR は１００ＫＨZ
と常に一定であることから、電圧制御発振器５の入力に
漏れ込む雑音の周波数もこの１００ＫＨZ を中心とする
ような一定のものである。よって、必要なら１００ＫＨ
Z を中心周波数とするような単一のノッチフィルタを設
ければ良い。
１０ＫＨZ と小さいにも係わらず、比較周波数ｆR は１
００ＫＨZ と高く、よってＰＬＬループのループゲイン
は常に高く、これにより出力周波数のチャネル切替えは
速やかに行われる。また比較周波数ｆR は１００ＫＨZ
と常に一定であることから、電圧制御発振器５の入力に
漏れ込む雑音の周波数もこの１００ＫＨZ を中心とする
ような一定のものである。よって、必要なら１００ＫＨ
Z を中心周波数とするような単一のノッチフィルタを設
ければ良い。
【００２９】なお、ここでは説明の簡単のために位相デ
ータφを、φ＝φ0 −ｉ・Δφ（但し、ｉ＝０，１，
２，…）の形で制御すると述べたが、実際には出力周波
数ｆOのチャネルステップ幅を正確に一定とするために
Δφを途中で僅かに変更しても良い。図３は第２実施例
の周波数シンセサイザのブロック図で、図において８は
可変分周器（１／Ｍ）、９は可変分周器（１／Ｄ）、１
６はスイッチ手段（ＳＷ）、１５は周波数の切替制御部
である。なお、この場合もノッチフィルタ１４は必要な
場合に設ければ良く、またプリスケーラ１７はＤＤＳ４
０が出力周波数ｆO で直接に動作可能な場合には必要な
い。
ータφを、φ＝φ0 −ｉ・Δφ（但し、ｉ＝０，１，
２，…）の形で制御すると述べたが、実際には出力周波
数ｆOのチャネルステップ幅を正確に一定とするために
Δφを途中で僅かに変更しても良い。図３は第２実施例
の周波数シンセサイザのブロック図で、図において８は
可変分周器（１／Ｍ）、９は可変分周器（１／Ｄ）、１
６はスイッチ手段（ＳＷ）、１５は周波数の切替制御部
である。なお、この場合もノッチフィルタ１４は必要な
場合に設ければ良く、またプリスケーラ１７はＤＤＳ４
０が出力周波数ｆO で直接に動作可能な場合には必要な
い。
【００３０】切替制御部１５は、出力周波数ｆO のチャ
ネル切替時には、可変分周器８より比較的高い比較周波
数ｆR2＝１００ＫＨZ を出力させると共に、スイッチ手
段１６の端子ｂ−ｃ間を接続してＤＤＳ４０を含む第２
のＰＬＬループにより出力周波数ｆO の例えば目標値１
０．０５ＭＨZ への速やかな周波数引込制御（その後の
位相同期制御を含んでも良い）を行う。また、その際に
は、ローパスフィルタ４に時定数の制御信号ＴＣを送
り、周波数引込制御時のループゲインを高める。更にま
た、この状態で可変分周器９に分周数Ｄ＝１００５を設
定しておき、これにより可変分周器９の出力周波数ｆV1
は１０．０５ＭＨZ ／１００５により１０ＫＨZ になっ
ている。
ネル切替時には、可変分周器８より比較的高い比較周波
数ｆR2＝１００ＫＨZ を出力させると共に、スイッチ手
段１６の端子ｂ−ｃ間を接続してＤＤＳ４０を含む第２
のＰＬＬループにより出力周波数ｆO の例えば目標値１
０．０５ＭＨZ への速やかな周波数引込制御（その後の
位相同期制御を含んでも良い）を行う。また、その際に
は、ローパスフィルタ４に時定数の制御信号ＴＣを送
り、周波数引込制御時のループゲインを高める。更にま
た、この状態で可変分周器９に分周数Ｄ＝１００５を設
定しておき、これにより可変分周器９の出力周波数ｆV1
は１０．０５ＭＨZ ／１００５により１０ＫＨZ になっ
ている。
【００３１】そして、上記の周波数引込が行われた後
は、第１の可変分周器８よりチャネルステップ幅以下の
比較周波数ｆR1＝１０ＫＨZ を出力させると共に、スイ
ッチ手段１６の端子ａ−ｃ間を接続し、可変分周器９を
含む第１のＰＬＬループにより引き続き位相同期制御を
行う。即ち、この時点のＶＣＯ５の出力周波数ｆO は、
既にｆO ＝Ｄ・ｆR1＝１００５×１０ＫＨZ ＝１０．０
５ＭＨZ の関係になっているから、第１のＰＬＬループ
はもはや周波数引込動作を行う必要はない。しかし、比
較周波数ｆR1，ｆV1間の位相は最大で±πずれている場
合があるので、第１のＰＬＬループはそのループをクロ
ーズされる前に、好ましくは位相プリセットを行われ
る。例えば、切替制御部１５が付勢信号Ｅを出力するこ
とにより可変分周器９はＤＤＳ４０の出力に同期するよ
うに位相プリセットされる。
は、第１の可変分周器８よりチャネルステップ幅以下の
比較周波数ｆR1＝１０ＫＨZ を出力させると共に、スイ
ッチ手段１６の端子ａ−ｃ間を接続し、可変分周器９を
含む第１のＰＬＬループにより引き続き位相同期制御を
行う。即ち、この時点のＶＣＯ５の出力周波数ｆO は、
既にｆO ＝Ｄ・ｆR1＝１００５×１０ＫＨZ ＝１０．０
５ＭＨZ の関係になっているから、第１のＰＬＬループ
はもはや周波数引込動作を行う必要はない。しかし、比
較周波数ｆR1，ｆV1間の位相は最大で±πずれている場
合があるので、第１のＰＬＬループはそのループをクロ
ーズされる前に、好ましくは位相プリセットを行われ
る。例えば、切替制御部１５が付勢信号Ｅを出力するこ
とにより可変分周器９はＤＤＳ４０の出力に同期するよ
うに位相プリセットされる。
【００３２】その後、切替制御部１５はＤＤＳ４０にパ
ワー制御信号ＰＷＣを送り、これにより不使用時のＤＤ
Ｓ４０の電源をＯＦＦ又は消費電力の少ないパワーセー
ブモードにする。パワーセーブモードとは、例えば高速
で動作を立ち上げ可能な回路部分のみの電源を完全にＯ
ＦＦにすること、又はＣＭＯＳのＩＣ素子で構成されて
いる回路部分へのクロック信号の供給を停止して、該回
路部分の動作を停止させておくこと、等を言う。
ワー制御信号ＰＷＣを送り、これにより不使用時のＤＤ
Ｓ４０の電源をＯＦＦ又は消費電力の少ないパワーセー
ブモードにする。パワーセーブモードとは、例えば高速
で動作を立ち上げ可能な回路部分のみの電源を完全にＯ
ＦＦにすること、又はＣＭＯＳのＩＣ素子で構成されて
いる回路部分へのクロック信号の供給を停止して、該回
路部分の動作を停止させておくこと、等を言う。
【００３３】移動通信では、移動機等による受信電界強
度ＲＳＳＩの監視により、移動機は通話中チャネル切替
えの必要性有無を予め知ることができるから、このよう
な場合にはＤＤＳ４０の電源を完全にＯＦＦにしていて
も良い。このような場合の通話中チャネルの切替時に
は、十分な余裕をもってＤＤＳ４０に電源を再投入し、
その動作を立ち上げられるからである。
度ＲＳＳＩの監視により、移動機は通話中チャネル切替
えの必要性有無を予め知ることができるから、このよう
な場合にはＤＤＳ４０の電源を完全にＯＦＦにしていて
も良い。このような場合の通話中チャネルの切替時に
は、十分な余裕をもってＤＤＳ４０に電源を再投入し、
その動作を立ち上げられるからである。
【００３４】なお、上記実施例ではディジタル位相比較
器２を使用したが、代わりにアナログ位相比較器を使用
しても良い。また、上記実施例では一例のＤＤＳ４０の
具体的構成を示したが、ＤＤＳ４０と同等に機能するも
のであればＤＤＳはどのように構成しても良い。
器２を使用したが、代わりにアナログ位相比較器を使用
しても良い。また、上記実施例では一例のＤＤＳ４０の
具体的構成を示したが、ＤＤＳ４０と同等に機能するも
のであればＤＤＳはどのように構成しても良い。
【００３５】
【発明の効果】以上述べた如く本発明の周波数シンセサ
イザは、上記構成であるので、小さいチャネルステップ
幅にも係わらず、任意チャネルに高速でチャネル切替え
を行える。しかも、その際の比較周波数は一定であるの
で、電圧制御発振器への雑音の漏れ込みを有効に防止で
き、もって動作信頼性の高い周波数シンセサイザを提供
できる。
イザは、上記構成であるので、小さいチャネルステップ
幅にも係わらず、任意チャネルに高速でチャネル切替え
を行える。しかも、その際の比較周波数は一定であるの
で、電圧制御発振器への雑音の漏れ込みを有効に防止で
き、もって動作信頼性の高い周波数シンセサイザを提供
できる。
【図１】図１は本発明の原理的構成図である。
【図２】図２は第１実施例の周波数シンセサイザのブロ
ック図である。
ック図である。
【図３】図３は第２実施例の周波数シンセサイザのブロ
ック図である。
ック図である。
【図４】図４は従来の基本的な周波数シンセサイザのブ
ロック図である。
ロック図である。
【図５】図５は従来の他の周波数シンセサイザのブロッ
ク図である。
ク図である。
【図６】図６は図５の周波数シンセサイザの動作を説明
する図である。
する図である。
【図７】図７は従来の更に他の周波数シンセサイザのブ
ロック図である。
ロック図である。
１ 基準発振器 ２ 位相比較器 ３ チャージポンプ ４ ローパスフィルタ ５ 電圧制御発振器 ８，９ 可変分周器 １５ 切替制御部 １６ スイッチ手段 ３０，４０ ダイレクトディジタルシンセサイザ
Claims (3)
- 【請求項１】 ＰＬＬ方式を用いた周波数シンセサイザ
において、 固定周波数の基準発振器（１）と、 基準発振器（１）の出力と後述の比較信号との位相差を
検出する位相比較器（２）と、 位相比較器（２）の出力を平滑化するローパスフィルタ
（４）と、 ローパスフィルタ（４）の出力に従って対応する周波数
の出力信号を発生する電圧制御発振器（５）と、 電圧制御発振器（５）の出力と外部より設定される位相
データとに基づいて対応する周波数の前記比較信号を形
成するダイレクトディジタルシンセサイザ（４０）とを
備えることを特徴とする周波数シンセサイザ。 - 【請求項２】 ＰＬＬ方式を用いた周波数シンセサイザ
において、 固定周波数の基準発振器（１）と、 基準発振器（１）の出力を分周する第１の可変分周器
（８）と、 可変分周器（８）の出力と後述の比較信号との位相差を
検出する位相比較器（２）と、 位相比較器（２）の出力を平滑化するローパスフィルタ
（４）と、 ローパスフィルタ（４）の出力に従って対応する周波数
の出力信号を発生する電圧制御発振器（５）と、 電圧制御発振器（５）の出力を分周する第２の可変分周
器（９）と、 電圧制御発振器（５）の出力と外部より設定される位相
データとに基づいて対応する周波数の信号を形成するダ
イレクトディジタルシンセサイザ（４０）と、 第２の可変分周器（９）の出力とダイレクトディジタル
シンセサイザ（４０）の出力とを切り替えて前記比較信
号を出力するスイッチ手段（１６）と、 前記第２の可変分周器（９）を含む第１のＰＬＬループ
と前記ダイレクトディジタルシンセサイザ（４０）を含
む第２のＰＬＬループのＰＬＬ制御及びこれらのループ
の切替制御を行う切替制御部（１５）とを備え、 切替制御部（１５）は、第２のＰＬＬループにより出力
周波数の引込制御を行うと共に、周波数引込後は第１の
ＰＬＬループにより位相同期制御を行うことを特徴とす
る周波数シンセサイザ。 - 【請求項３】 切替制御部（１５）は、不使用時のダイ
レクトディジタルシンセサイザ（４０）の電源をＯＦＦ
又は消費電力の少ないパワーセーブモードにすることを
特徴とする請求項２の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199386A JPH0758636A (ja) | 1993-08-11 | 1993-08-11 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199386A JPH0758636A (ja) | 1993-08-11 | 1993-08-11 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758636A true JPH0758636A (ja) | 1995-03-03 |
Family
ID=16406911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5199386A Withdrawn JPH0758636A (ja) | 1993-08-11 | 1993-08-11 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758636A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057470A1 (fr) * | 1997-06-13 | 1998-12-17 | Kabushiki Kaisha Kenwood | Circuit de regeneration du signal d'horloge |
| KR20120085728A (ko) | 2009-08-19 | 2012-08-01 | 린텍 가부시키가이샤 | 발광 시트 |
| KR20120085727A (ko) | 2009-08-19 | 2012-08-01 | 린텍 가부시키가이샤 | 발광 시트 및 그 제조 방법 |
| US8764505B2 (en) | 2008-05-22 | 2014-07-01 | Lintec Corporation | Process for producing an inorganic electroluminescent sheet |
| JPWO2013094459A1 (ja) * | 2011-12-19 | 2015-04-27 | 古野電気株式会社 | ダイレクトデジタルシンセサイザ、基準周波数発生装置、及び正弦波出力方法 |
-
1993
- 1993-08-11 JP JP5199386A patent/JPH0758636A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057470A1 (fr) * | 1997-06-13 | 1998-12-17 | Kabushiki Kaisha Kenwood | Circuit de regeneration du signal d'horloge |
| US6744839B1 (en) | 1997-06-13 | 2004-06-01 | Kabushiki Kaisha Kenwood | Clock regeneration circuit |
| US8764505B2 (en) | 2008-05-22 | 2014-07-01 | Lintec Corporation | Process for producing an inorganic electroluminescent sheet |
| US8890400B2 (en) | 2008-05-22 | 2014-11-18 | Lintec Corporation | Luminescent composition and inorganic electroluminescent sheet using the same |
| KR20120085728A (ko) | 2009-08-19 | 2012-08-01 | 린텍 가부시키가이샤 | 발광 시트 |
| KR20120085727A (ko) | 2009-08-19 | 2012-08-01 | 린텍 가부시키가이샤 | 발광 시트 및 그 제조 방법 |
| JPWO2013094459A1 (ja) * | 2011-12-19 | 2015-04-27 | 古野電気株式会社 | ダイレクトデジタルシンセサイザ、基準周波数発生装置、及び正弦波出力方法 |
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Legal Events
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|---|---|---|---|
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