JPH0556344A - ビデオカメラのγ補正回路 - Google Patents
ビデオカメラのγ補正回路Info
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- JPH0556344A JPH0556344A JP3215271A JP21527191A JPH0556344A JP H0556344 A JPH0556344 A JP H0556344A JP 3215271 A JP3215271 A JP 3215271A JP 21527191 A JP21527191 A JP 21527191A JP H0556344 A JPH0556344 A JP H0556344A
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Abstract
(57)【要約】
【目的】 ディジタルビデオカメラのγ補正回路の乗算
器のビット数および傾き係数のレジスタのビット数を減
少させる。 【構成】 シフタ１２０により乗算器１１３に入力され
るデータの係数を変化させる。データレジスタ１０９〜
１１２に設定される傾き係数ｇ1 〜ｇ4 の係数を変化さ
せることにより、これらのデータレジスタのビット数を
減少することができる。乗算器１１３に供給されるシフ
タ１２０の係数および乗算器用マルチプレクサ１０８か
ら乗算器１１３に供給される傾き係数の切換えは、エン
コーダ１０７の出力によって制御される。以上のように
して、乗算器１１３のビット数が減少される。
器のビット数および傾き係数のレジスタのビット数を減
少させる。 【構成】 シフタ１２０により乗算器１１３に入力され
るデータの係数を変化させる。データレジスタ１０９〜
１１２に設定される傾き係数ｇ1 〜ｇ4 の係数を変化さ
せることにより、これらのデータレジスタのビット数を
減少することができる。乗算器１１３に供給されるシフ
タ１２０の係数および乗算器用マルチプレクサ１０８か
ら乗算器１１３に供給される傾き係数の切換えは、エン
コーダ１０７の出力によって制御される。以上のように
して、乗算器１１３のビット数が減少される。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理方
式によるビデオカメラのγ補正回路に関するものであ
る。
式によるビデオカメラのγ補正回路に関するものであ
る。
【０００２】
【従来の技術】図３は、一般的なディジタルビデオカメ
ラの輝度信号処理系統のブロック図である。
ラの輝度信号処理系統のブロック図である。
【０００３】レンズ３０１を通った被写体像は、ＣＣＤ
のような撮像素子３０２によって光電変換され電気信号
となり、アンプ３０３を通った後、たとえば１０ビット
のＡ／Ｄコンバータ３０４によってディジタル値に変換
される。ディジタル値に変換された信号は、後述のディ
ジタル信号処理部３０５に入力され、各処理が行なわれ
た後、Ｄ／Ａコンバータ３１０に送られ、アナログ信号
として端子ＹOUT に出力され、ＮＴＳＣ方式に準じた輝
度信号が作られる。
のような撮像素子３０２によって光電変換され電気信号
となり、アンプ３０３を通った後、たとえば１０ビット
のＡ／Ｄコンバータ３０４によってディジタル値に変換
される。ディジタル値に変換された信号は、後述のディ
ジタル信号処理部３０５に入力され、各処理が行なわれ
た後、Ｄ／Ａコンバータ３１０に送られ、アナログ信号
として端子ＹOUT に出力され、ＮＴＳＣ方式に準じた輝
度信号が作られる。
【０００４】ディジタル信号処理部３０５では、ＬＰＦ
（ローパスフィルタ）３０６によって色変調成分を含む
入力信号から輝度成分のみを分離し、γ補正回路３０７
によってγ補正が行なわれ、同期信号混合回路３０８に
よって同期信号が付加される。これらと並列にタイミン
グ回路３０９が設けられ、各部のタイミングを制御して
いる。
（ローパスフィルタ）３０６によって色変調成分を含む
入力信号から輝度成分のみを分離し、γ補正回路３０７
によってγ補正が行なわれ、同期信号混合回路３０８に
よって同期信号が付加される。これらと並列にタイミン
グ回路３０９が設けられ、各部のタイミングを制御して
いる。
【０００５】図３の従来例において、Ａ／Ｄコンバータ
３０４は１０ビットの分解能を持つものを用い、同期信
号混合回路３０８の入力は８ビットのディジタルデータ
を使用しているものとする。
３０４は１０ビットの分解能を持つものを用い、同期信
号混合回路３０８の入力は８ビットのディジタルデータ
を使用しているものとする。
【０００６】図４は、γ補正回路３０７の特性を示すも
のである。γ補正回路はテレビセットのブラウン管の発
光特性を補正するものであり、一般式で、 で表わされ、ブラウン管の特性がｙ＝ａｘ2.2 であるこ
とから、γ補正回路では、ｙ＝ａｘ0.45（γ＝０．４
５）が、通常、特性として用いられている。
のである。γ補正回路はテレビセットのブラウン管の発
光特性を補正するものであり、一般式で、 で表わされ、ブラウン管の特性がｙ＝ａｘ2.2 であるこ
とから、γ補正回路では、ｙ＝ａｘ0.45（γ＝０．４
５）が、通常、特性として用いられている。
【０００７】一般に、補色カラーフィルタによるＣＣＤ
撮像素子では、ＣＣＤの出力飽和点が、カメラの標準チ
ャートによる出力最大値の２〜３倍になるように、標準
チャートの出力を設定してある。図４において、標準光
量のもとで標準チャートを被写体として使用した場合の
撮像素子の出力最大値を１００％とし、その２．５倍を
ＣＣＤ撮像素子の飽和レベルと設定してあり、この値を
Ａ／Ｄコンバータの最大出力値としている。すなわち、
｛ＣＣＤ撮像素子の飽和レベル｝＝｛Ａ／Ｄコンバータ
の最大出力値（２10−１＝１０２３）｝＝γ補正回路の
最大ディジタル入力値であり、出力側は、｛同期信号混
合回路の最大入力値（２8 −１＝２５５）｝が最大出力
値となる。したがって、図４の入力最大値は１０２３、
出力最大値は２５５となる。なお、点Ｃ3 に示される１
００ＩＲＥは、標準チャートにおける黒レベルから白レ
ベルまでの振幅を示す。
撮像素子では、ＣＣＤの出力飽和点が、カメラの標準チ
ャートによる出力最大値の２〜３倍になるように、標準
チャートの出力を設定してある。図４において、標準光
量のもとで標準チャートを被写体として使用した場合の
撮像素子の出力最大値を１００％とし、その２．５倍を
ＣＣＤ撮像素子の飽和レベルと設定してあり、この値を
Ａ／Ｄコンバータの最大出力値としている。すなわち、
｛ＣＣＤ撮像素子の飽和レベル｝＝｛Ａ／Ｄコンバータ
の最大出力値（２10−１＝１０２３）｝＝γ補正回路の
最大ディジタル入力値であり、出力側は、｛同期信号混
合回路の最大入力値（２8 −１＝２５５）｝が最大出力
値となる。したがって、図４の入力最大値は１０２３、
出力最大値は２５５となる。なお、点Ｃ3 に示される１
００ＩＲＥは、標準チャートにおける黒レベルから白レ
ベルまでの振幅を示す。
【０００８】図４の点線で示す曲線４０５は、このｙ＝
ａｘ0.45の特性を示し、入力ｘを点Ｃ3 において１００
％レベルとしたとき、ｙも１００％のレベルになるよう
に設定されている。
ａｘ0.45の特性を示し、入力ｘを点Ｃ3 において１００
％レベルとしたとき、ｙも１００％のレベルになるよう
に設定されている。
【０００９】γ補正は、図４の曲線４０５で示されるγ
補正特性を、折線によって近似させることによって行な
われる。以下、従来の近似方式について述べる。
補正特性を、折線によって近似させることによって行な
われる。以下、従来の近似方式について述べる。
【００１０】図４の曲線４０５の特性を、１００％まで
のレベルに対し、原点Ｏから点Ｃ1 までの直線Ｌ1 ，点
Ｃ1 から点Ｃ2 までの直線Ｌ2 ，点Ｃ2 から点Ｃ3 まで
の直線Ｌ3 の３本の直線からなる折線で近似するものと
する。点Ｃ3 から最大値までの直線Ｌ4 は、高輝度信号
に対するニー特性を与えるものであり、動作上γ補正と
同様であるため、γ補正回路内に含まれている。
のレベルに対し、原点Ｏから点Ｃ1 までの直線Ｌ1 ，点
Ｃ1 から点Ｃ2 までの直線Ｌ2 ，点Ｃ2 から点Ｃ3 まで
の直線Ｌ3 の３本の直線からなる折線で近似するものと
する。点Ｃ3 から最大値までの直線Ｌ4 は、高輝度信号
に対するニー特性を与えるものであり、動作上γ補正と
同様であるため、γ補正回路内に含まれている。
【００１１】図４の直線Ｌ1 ，Ｌ2 ，Ｌ3 ，Ｌ4 の近似
特性を回路にて表現するために、まず、これらの直線
を、入力をｘ、出力をｙとする式で表わす。すなわち、
各直線の式は以下のようになる。
特性を回路にて表現するために、まず、これらの直線
を、入力をｘ、出力をｙとする式で表わす。すなわち、
各直線の式は以下のようになる。
【００１２】
【数１】
【００１３】入力ｘが、０≦ｘ＜Ｃ1 において直線
Ｌ1 、Ｃ1 ≦ｘ＜Ｃ2 において直線Ｌ2 、Ｃ2 ≦ｘ＜Ｃ
3 において直線Ｌ3 を選択するように、γ補正回路３０
７の内部において回路を切換え、乗算器と加算器によっ
て構成したｙ＝ｇｘ＋ｋを実現する回路の、ｇ，ｋを各
々ｇ1 〜ｇ4 のいずれかおよびｋ1 〜ｋ4 のいずれかに
するようにγ補正回路を構成する。
Ｌ1 、Ｃ1 ≦ｘ＜Ｃ2 において直線Ｌ2 、Ｃ2 ≦ｘ＜Ｃ
3 において直線Ｌ3 を選択するように、γ補正回路３０
７の内部において回路を切換え、乗算器と加算器によっ
て構成したｙ＝ｇｘ＋ｋを実現する回路の、ｇ，ｋを各
々ｇ1 〜ｇ4 のいずれかおよびｋ1 〜ｋ4 のいずれかに
するようにγ補正回路を構成する。
【００１４】図２は、以上のように構成したγ補正回路
の一例である。１０ビットの入力信号は、乗算器２１３
の入力端子Ａに供給され、その出力端子Ｙから加算器２
１９の入力端子Ａに供給され、その出力端子Ｙから出力
される。入力信号の他方は、大小比較器２０１，２０
２，２０３のそれぞれの入力端子Ａに入力される。大小
比較器２０１，２０２，２０３の他方の端子Ｂには、そ
れぞれデータレジスタ２０４，２０５，２０６からデー
タＣ1 ，Ｃ2 ，Ｃ3 が与えられ、比較出力Ｑ1 ，Ｑ2 ，
Ｑ3 がエンコーダ２０７に入力され、０≦ｘ＜Ｃ1 ，Ｃ
1 ≦ｘ＜Ｃ2 ，Ｃ2 ≦ｘ＜Ｃ3 ，Ｃ3 ≦ｘに対して、各
々００，０１，１０，１１の２ビット出力を得る。
の一例である。１０ビットの入力信号は、乗算器２１３
の入力端子Ａに供給され、その出力端子Ｙから加算器２
１９の入力端子Ａに供給され、その出力端子Ｙから出力
される。入力信号の他方は、大小比較器２０１，２０
２，２０３のそれぞれの入力端子Ａに入力される。大小
比較器２０１，２０２，２０３の他方の端子Ｂには、そ
れぞれデータレジスタ２０４，２０５，２０６からデー
タＣ1 ，Ｃ2 ，Ｃ3 が与えられ、比較出力Ｑ1 ，Ｑ2 ，
Ｑ3 がエンコーダ２０７に入力され、０≦ｘ＜Ｃ1 ，Ｃ
1 ≦ｘ＜Ｃ2 ，Ｃ2 ≦ｘ＜Ｃ3 ，Ｃ3 ≦ｘに対して、各
々００，０１，１０，１１の２ビット出力を得る。
【００１５】乗算器２１３では、ｙ＝ｇｘ＋ｋのｇｘの
演算を行なう。エンコーダ２０７は乗算器用マルチプレ
クサ２０８を介して乗算器２１３の端子Ｂに接続されて
いる。乗算器用マルチプレクサ２０８には、データレジ
スタ２０９，２１０，２１１，２１２が接続され、それ
ぞれには乗算の係数ｇ1 ，ｇ2 ，ｇ3 ，ｇ4 がそれぞれ
設定されている。直線Ｌ1 ，Ｌ2 ，Ｌ3 ，Ｌ4 に対し、
ｇの値をｇ1 〜ｇ4 に切換えるために、たとえば４入力
１出力の乗算器用マルチプレクサ２０８を用い、その切
換えをエンコーダ２０７の出力によって行なう。
演算を行なう。エンコーダ２０７は乗算器用マルチプレ
クサ２０８を介して乗算器２１３の端子Ｂに接続されて
いる。乗算器用マルチプレクサ２０８には、データレジ
スタ２０９，２１０，２１１，２１２が接続され、それ
ぞれには乗算の係数ｇ1 ，ｇ2 ，ｇ3 ，ｇ4 がそれぞれ
設定されている。直線Ｌ1 ，Ｌ2 ，Ｌ3 ，Ｌ4 に対し、
ｇの値をｇ1 〜ｇ4 に切換えるために、たとえば４入力
１出力の乗算器用マルチプレクサ２０８を用い、その切
換えをエンコーダ２０７の出力によって行なう。
【００１６】また、エンコーダ２０７は、加算器用マル
チプレクサ２１４を介して、加算器２１９の端子Ｂに接
続されている。加算器用マルチプレクサ２１４は、デー
タレジスタ２１５，２１６，２１７，２１８に接続さ
れ、それぞれには加算するためのデータｋ1 ，ｋ2 ，ｋ
3 ，ｋ4 が設定されている。この加算器２１９におい
て、ｙ＝ｇｘ＋ｋの加算演算を行なうが、このときのデ
ータの切換えも、乗算器用マルチプレクサ２０８の場合
と同様に、エンコーダ２０７の出力により、たとえば４
入力１出力の加算器用マルチプレクサ２１４を切換え
て、ｋの値をｋ1 〜ｋ 4 に切換える。
チプレクサ２１４を介して、加算器２１９の端子Ｂに接
続されている。加算器用マルチプレクサ２１４は、デー
タレジスタ２１５，２１６，２１７，２１８に接続さ
れ、それぞれには加算するためのデータｋ1 ，ｋ2 ，ｋ
3 ，ｋ4 が設定されている。この加算器２１９におい
て、ｙ＝ｇｘ＋ｋの加算演算を行なうが、このときのデ
ータの切換えも、乗算器用マルチプレクサ２０８の場合
と同様に、エンコーダ２０７の出力により、たとえば４
入力１出力の加算器用マルチプレクサ２１４を切換え
て、ｋの値をｋ1 〜ｋ 4 に切換える。
【００１７】以上のようにして、折線近似によるγ補正
が行なわれるが、ここで、ｇ1 〜ｇ 4 およびｋ1 〜ｋ4
の代表的な値は、実測により次のようになる。
が行なわれるが、ここで、ｇ1 〜ｇ 4 およびｋ1 〜ｋ4
の代表的な値は、実測により次のようになる。
【００１８】
【表１】
【００１９】
【発明が解決しようとする課題】前述の例において、た
とえば、ｇ4 を１／６４ステップで傾きが設定できるよ
うにし、さらに、ｇ1 の値から最大として２未満の値を
設定できるようにｇの係数を定めると、ｇのデータレジ
スタのビット数は、７ビットの量子化数が必要となり、
よって、乗算器２１３は、１０×７ビットのものが必要
となる。ディジタルビデオカメラでは、通常、乗算器
は、並列処理によって構成されているため、１ビット全
加算器が１０×７＝７０個、２入力ＡＮＤゲートが同様
に７０個必要となり、回路規模が非常に大きくなってし
まうという問題を生じる。本発明の目的は、この回路規
模を小さくすることにある。
とえば、ｇ4 を１／６４ステップで傾きが設定できるよ
うにし、さらに、ｇ1 の値から最大として２未満の値を
設定できるようにｇの係数を定めると、ｇのデータレジ
スタのビット数は、７ビットの量子化数が必要となり、
よって、乗算器２１３は、１０×７ビットのものが必要
となる。ディジタルビデオカメラでは、通常、乗算器
は、並列処理によって構成されているため、１ビット全
加算器が１０×７＝７０個、２入力ＡＮＤゲートが同様
に７０個必要となり、回路規模が非常に大きくなってし
まうという問題を生じる。本発明の目的は、この回路規
模を小さくすることにある。
【００２０】
【課題を解決するための手段】本発明におけるγ補正回
路には、入力されたディジタル映像信号のデータをシフ
トするシフタと、シフタを経由した信号を供給される乗
算器と、乗算器の出力にある特定の値を加算する加算器
と、そのの特定の値を切換える加算器用マルチプレクサ
と、ディジタル映像信号を複数の成分に分けるための複
数の大小比較器と、乗算器の乗数を切換える乗算器用マ
ルチプレクサと、前記の大小比較器出力により前記のシ
フタと乗算器用マルチプレクサと加算器用マルチプレク
サを切換える制御信号を作成するエンコーダとを設け
た。
路には、入力されたディジタル映像信号のデータをシフ
トするシフタと、シフタを経由した信号を供給される乗
算器と、乗算器の出力にある特定の値を加算する加算器
と、そのの特定の値を切換える加算器用マルチプレクサ
と、ディジタル映像信号を複数の成分に分けるための複
数の大小比較器と、乗算器の乗数を切換える乗算器用マ
ルチプレクサと、前記の大小比較器出力により前記のシ
フタと乗算器用マルチプレクサと加算器用マルチプレク
サを切換える制御信号を作成するエンコーダとを設け
た。
【００２１】
【作用】本発明においては、従来の回路に加えて、シフ
タを設けてあるから、これにより乗算器に入力されるデ
ータの係数を変化させることにより乗算器のビット数を
減少させ、これに伴なって乗算器に入力される傾き係数
のレジスタのビット数も減少させることができる。
タを設けてあるから、これにより乗算器に入力されるデ
ータの係数を変化させることにより乗算器のビット数を
減少させ、これに伴なって乗算器に入力される傾き係数
のレジスタのビット数も減少させることができる。
【００２２】
【実施例】まず、本発明の原理を説明する。
【００２３】本発明においては、直線Ｌ1 〜Ｌ4 の式を
次のように書換える。
次のように書換える。
【００２４】
【数２】
【００２５】そして、各式の右辺の（ ）内のｘの係
数、２，１，１／２，１／４をシフタによって切換え
る。さらに、乗算器の端子Ｂの入力である係数は、１／
２ｇ1 ，ｇ2 ，２ｇ3 ，４ｇ4 を与える。
数、２，１，１／２，１／４をシフタによって切換え
る。さらに、乗算器の端子Ｂの入力である係数は、１／
２ｇ1 ，ｇ2 ，２ｇ3 ，４ｇ4 を与える。
【００２６】以上の方法をとると、まず、傾きの小さい
直線Ｌ4 では、定数が１／６４の分解能が必要であった
が、ｇ4 を４倍にすることで、係数の分解能は２ビット
分削減され、１／１６の分解能でよくなる。また、最大
の傾きが必要な直線Ｌ1 では、ｇ1 を１／２倍すること
になり、直線Ｌ1 における係数の最大値は、１／２×ｇ
1 ＝１／２×２＝１となって、１／２ｇ1 は１未満の値
となる。
直線Ｌ4 では、定数が１／６４の分解能が必要であった
が、ｇ4 を４倍にすることで、係数の分解能は２ビット
分削減され、１／１６の分解能でよくなる。また、最大
の傾きが必要な直線Ｌ1 では、ｇ1 を１／２倍すること
になり、直線Ｌ1 における係数の最大値は、１／２×ｇ
1 ＝１／２×２＝１となって、１／２ｇ1 は１未満の値
となる。
【００２７】すなわち、傾きｇの係数の量子化数は、従
来方式では、１／６４〜２の７ビット必要であったが、
本発明によれば、１／１６〜１の４ビットですむことと
なる。
来方式では、１／６４〜２の７ビット必要であったが、
本発明によれば、１／１６〜１の４ビットですむことと
なる。
【００２８】さらに、各折線の入力ｘの係数が、入力ｘ
の値が小さい直線Ｌ1 においては２倍され、入力の値が
大きくなるにつれ１倍，１／２倍，１／４倍となること
から、乗算器の入力端子Ａについても入力のビット数が
圧縮される効果を生ずる。
の値が小さい直線Ｌ1 においては２倍され、入力の値が
大きくなるにつれ１倍，１／２倍，１／４倍となること
から、乗算器の入力端子Ａについても入力のビット数が
圧縮される効果を生ずる。
【００２９】代表的な値としては、端子Ａの入力は９ビ
ットでよくなる。以上のようにすることで、乗算器は、
９ビット×４ビットですむこととなり、１ビット全加算
器が３６個、２入力ＡＮＤゲートが３６個でよく、乗算
器としてゲート数は約半分ですむこととなる。なお、シ
フタの分が全体のゲート数として増加するが、マルチプ
レクサ自体は、それほど大きなゲート数とはならず、回
路全体としては、大幅なゲート数の削減が行なえる。
ットでよくなる。以上のようにすることで、乗算器は、
９ビット×４ビットですむこととなり、１ビット全加算
器が３６個、２入力ＡＮＤゲートが３６個でよく、乗算
器としてゲート数は約半分ですむこととなる。なお、シ
フタの分が全体のゲート数として増加するが、マルチプ
レクサ自体は、それほど大きなゲート数とはならず、回
路全体としては、大幅なゲート数の削減が行なえる。
【００３０】図１は、本発明の一実施例のブロック図で
ある。図２の従来例と異なるところは、乗算器１１３の
前段にシフタ１２０を設け、これをエンコーダ１０７に
よって制御するようにしたことである。なお、これに伴
なって乗算器用マルチプレクサ１０８に接続させるデー
タレジスタ１０９〜１１２のデータｇ1 〜ｇ4 の値も異
なる。なお、図１において図２と同一の部分については
図２の符号から１００を減じたものとされている。
ある。図２の従来例と異なるところは、乗算器１１３の
前段にシフタ１２０を設け、これをエンコーダ１０７に
よって制御するようにしたことである。なお、これに伴
なって乗算器用マルチプレクサ１０８に接続させるデー
タレジスタ１０９〜１１２のデータｇ1 〜ｇ4 の値も異
なる。なお、図１において図２と同一の部分については
図２の符号から１００を減じたものとされている。
【００３１】１０ビットの入力データは、端子ＩＮより
入力される。この入力は、大小比較器１０１，１０２，
１０３のそれぞれの端子Ａに供給され、データレジスタ
１０４，１０５，１０６からの比較値Ｃ1 ，Ｃ2 ，Ｃ3
は大小比較器１０１，１０２，１０３のそれぞれの端子
Ｂに入力されて比較され、Ｃ 1 ＜ｘ，Ｃ2 ＜ｘ，Ｃ3 ＜
ｘのとき、それぞれの大小比較器の出力Ｑ1 ，Ｑ2 ，Ｑ
3 が１となる。この出力Ｑ1 ，Ｑ2 ，Ｑ3 を、エンコー
ダ１０７において、０≦ｘ＜Ｃ1 ，Ｃ1 ≦ｘ＜Ｃ2 ，Ｃ
2 ≦ｘ＜Ｃ3 ，Ｃ3 ≦ｘのそれぞれについて、００，０
１，１０，１１の２ビット出力を作成する。この出力に
よりシフタ１２０において、エンコーダ１０７の出力が
００のときは２ｘ、０１のときはｘ、１０のときは１／
２ｘ、１１のときは１／４ｘのシフト演算を行なう。ま
た、エンコーダ１０７の出力により、乗算器用マルチプ
レクサ１０８が切換わり、００のときはｇ1 、０１のと
きはｇ2 、１０のときはｇ3 ，１１のときはｇ4 が乗算
器１１３の端子Ｂに入力される。
入力される。この入力は、大小比較器１０１，１０２，
１０３のそれぞれの端子Ａに供給され、データレジスタ
１０４，１０５，１０６からの比較値Ｃ1 ，Ｃ2 ，Ｃ3
は大小比較器１０１，１０２，１０３のそれぞれの端子
Ｂに入力されて比較され、Ｃ 1 ＜ｘ，Ｃ2 ＜ｘ，Ｃ3 ＜
ｘのとき、それぞれの大小比較器の出力Ｑ1 ，Ｑ2 ，Ｑ
3 が１となる。この出力Ｑ1 ，Ｑ2 ，Ｑ3 を、エンコー
ダ１０７において、０≦ｘ＜Ｃ1 ，Ｃ1 ≦ｘ＜Ｃ2 ，Ｃ
2 ≦ｘ＜Ｃ3 ，Ｃ3 ≦ｘのそれぞれについて、００，０
１，１０，１１の２ビット出力を作成する。この出力に
よりシフタ１２０において、エンコーダ１０７の出力が
００のときは２ｘ、０１のときはｘ、１０のときは１／
２ｘ、１１のときは１／４ｘのシフト演算を行なう。ま
た、エンコーダ１０７の出力により、乗算器用マルチプ
レクサ１０８が切換わり、００のときはｇ1 、０１のと
きはｇ2 、１０のときはｇ3 ，１１のときはｇ4 が乗算
器１１３の端子Ｂに入力される。
【００３２】ここで、ｇ1 〜ｇ4 は、数式２に示される
ように、１／２，１，２，４の値が設定されているもの
とする。
ように、１／２，１，２，４の値が設定されているもの
とする。
【００３３】シフタ１２０の出力は、乗算器は１１３の
端子Ａに入力され、乗算器用マルチプレクサ１０８から
端子Ｂを経て入力された乗数により処理され、出力端子
Ｙから加算器１１９に供給される。加算器１１９におい
て、加算器用マルチプレクサ１１４によって選択された
ｋ1 〜ｋ4 を加算され、γ補正出力を端子ＯＵＴから得
ることは、図２の場合と同様である。
端子Ａに入力され、乗算器用マルチプレクサ１０８から
端子Ｂを経て入力された乗数により処理され、出力端子
Ｙから加算器１１９に供給される。加算器１１９におい
て、加算器用マルチプレクサ１１４によって選択された
ｋ1 〜ｋ4 を加算され、γ補正出力を端子ＯＵＴから得
ることは、図２の場合と同様である。
【００３４】
【発明の効果】本発明によれば、γ補正回路を折線近似
によって実現する場合に、回路規模に大きく影響する乗
算器のビット数を大幅に削減することができる。全回路
の総ゲート数を大きく削減できると同時に、ゲート数の
削減に伴ない、消費電流も大幅に減少させることが可能
となる。
によって実現する場合に、回路規模に大きく影響する乗
算器のビット数を大幅に削減することができる。全回路
の総ゲート数を大きく削減できると同時に、ゲート数の
削減に伴ない、消費電流も大幅に減少させることが可能
となる。
【図１】本発明の一実施例のブロック図である。
【図２】従来の一例のブロック図である。
【図３】ディジタルビデオカメラの輝度信号処理系統の
ブロック図である。
ブロック図である。
【図４】γ補正回路の特性を示すグラフである。
１０１，１０２，１０３ 大小比較器 １０４，１０５，１０６，１０９，１１０，１１１，１
１２，１１５，１１６，１１７，１１８ データレジス
タ １０７ エンコーダ １０８ 乗算器用マルチプレクサ １１３ 乗算器 １１４ 加算器用マルチプレクサ １１９ 加算器 １２０ シフタ
１２，１１５，１１６，１１７，１１８ データレジス
タ １０７ エンコーダ １０８ 乗算器用マルチプレクサ １１３ 乗算器 １１４ 加算器用マルチプレクサ １１９ 加算器 １２０ シフタ
Claims (1)
- 【請求項１】 入力されたディジタル映像信号のデータ
をシフトするシフタと、シフタを経由した信号を供給さ
れる乗算器と、乗算器の出力にある特定の値を加算する
加算器と、前記の特定の値を切換える加算器用マルチプ
レクサと、ディジタル映像信号を複数の成分に分けるた
めの複数の大小比較器と、乗算器の乗数を決定する乗算
器用マルチプレクサと、前記の大小比較器出力により前
記のシフタと乗算器用マルチプレクサと加算器用マルチ
プレクサを切換える制御信号を作成するエンコーダとを
有することを特徴とするビデオカメラのγ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215271A JPH0556344A (ja) | 1991-08-27 | 1991-08-27 | ビデオカメラのγ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215271A JPH0556344A (ja) | 1991-08-27 | 1991-08-27 | ビデオカメラのγ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0556344A true JPH0556344A (ja) | 1993-03-05 |
Family
ID=16669548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215271A Withdrawn JPH0556344A (ja) | 1991-08-27 | 1991-08-27 | ビデオカメラのγ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0556344A (ja) |
-
1991
- 1991-08-27 JP JP3215271A patent/JPH0556344A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |