JPH0556598B2 - - Google Patents
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- JPH0556598B2 JPH0556598B2 JP60003096A JP309685A JPH0556598B2 JP H0556598 B2 JPH0556598 B2 JP H0556598B2 JP 60003096 A JP60003096 A JP 60003096A JP 309685 A JP309685 A JP 309685A JP H0556598 B2 JPH0556598 B2 JP H0556598B2
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- Japan
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- signal
- memory
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- cycle
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- 230000015654 memory Effects 0.000 claims description 70
- 238000000034 method Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 238000003079 width control Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリの制御方式に係り、特に
CPUサイクルにウエイト・サイクルを挿入する
ことなしにメモリデータの読み出し或いは書き込
みの動作を実行できるメモリアクセス方式に関す
る。
CPUサイクルにウエイト・サイクルを挿入する
ことなしにメモリデータの読み出し或いは書き込
みの動作を実行できるメモリアクセス方式に関す
る。
最近メモリが大規模集積化され、数十から数百
キロビツトが１チツプ化されている。大規模集積
化されたメモリ特にダイナミツクRAMではピン
数を減少させるためにアドレス多重化技術が使わ
れる。これは１本の内部アドレス点に２個のアド
レス情報を時分割で重畳させる技術で、外部より
行アドレス選択信号（RAS）と、列アドレス選
択信号（CAS）の２本のタイミング信号を入力
し、行選択デコーダ用アドレス信号をRASタイ
ミングでラツチし、列選択用デコーダ用アドレス
信号はCASタイミングでラツチをかけ、アレイ
セル上の任意の１ビツトを読み出しだしたり、書
き込んだりする技術である。
キロビツトが１チツプ化されている。大規模集積
化されたメモリ特にダイナミツクRAMではピン
数を減少させるためにアドレス多重化技術が使わ
れる。これは１本の内部アドレス点に２個のアド
レス情報を時分割で重畳させる技術で、外部より
行アドレス選択信号（RAS）と、列アドレス選
択信号（CAS）の２本のタイミング信号を入力
し、行選択デコーダ用アドレス信号をRASタイ
ミングでラツチし、列選択用デコーダ用アドレス
信号はCASタイミングでラツチをかけ、アレイ
セル上の任意の１ビツトを読み出しだしたり、書
き込んだりする技術である。
従来、この種のRAMを高速クロツクでCPUが
メモリをアクセスする場合、例えば、第２図に示
すようにT1，T2，T3，T4をマシンサイクルとす
る１バスサイクルにおいて、ウエイトサイクル
T〓を１つ以上、バスサイクルに挿入しなければ
メモリをアクセスすることができなかつた。
メモリをアクセスする場合、例えば、第２図に示
すようにT1，T2，T3，T4をマシンサイクルとす
る１バスサイクルにおいて、ウエイトサイクル
T〓を１つ以上、バスサイクルに挿入しなければ
メモリをアクセスすることができなかつた。
すなわち、従来の方法だと、メモリをリードす
る際に、CPUからのメモリリクエスト（MRQ）
信号が出力された次のマシンサイクルT2の立ち
上がりで信号を出し、T2の立ち下がりでア
ドレス切り換え信号（RCG）を立ち上げてアド
レス線のアドレスを行アドレスから列アドレスに
変換し、次のT3の立ち上がりで信号を論理
０にアクテイブ化している。この信号が出
てから、ある時間たつてデータが実際にメモリか
ら出力されるので、ノー・ウエイトではCPUは
データを読むことができず、そのため、第２図の
タイムチヤートに示すように、ウエイトサイクル
T〓をT3とT4間に挿入して１ウエイト以上、CPU
を待たさなければならなかつた。この時、
信号をもう少し前に出してやると、メモリリード
は可能となるが、メモリライトの際にT3の中間
で確定された書き込みデータを信号の立ち
下がりで書き込みしようとすると、データが確定
されていないまま書き込むことになり、動作に問
題が発生するという欠点があつた、結局、メモリ
のリード、ライト両方とも可能にするためには
CAS信号をT3の立ち上がり時に発生し、CPUサ
イクルに１ウエイト以上挿入しなければならなか
つた。さもなければ、従来の方法でノー・ウエイ
トでメモリアクセスを行う場合には、CPUクロ
ツクの周波数を落してやらなければならなかつ
た。
る際に、CPUからのメモリリクエスト（MRQ）
信号が出力された次のマシンサイクルT2の立ち
上がりで信号を出し、T2の立ち下がりでア
ドレス切り換え信号（RCG）を立ち上げてアド
レス線のアドレスを行アドレスから列アドレスに
変換し、次のT3の立ち上がりで信号を論理
０にアクテイブ化している。この信号が出
てから、ある時間たつてデータが実際にメモリか
ら出力されるので、ノー・ウエイトではCPUは
データを読むことができず、そのため、第２図の
タイムチヤートに示すように、ウエイトサイクル
T〓をT3とT4間に挿入して１ウエイト以上、CPU
を待たさなければならなかつた。この時、
信号をもう少し前に出してやると、メモリリード
は可能となるが、メモリライトの際にT3の中間
で確定された書き込みデータを信号の立ち
下がりで書き込みしようとすると、データが確定
されていないまま書き込むことになり、動作に問
題が発生するという欠点があつた、結局、メモリ
のリード、ライト両方とも可能にするためには
CAS信号をT3の立ち上がり時に発生し、CPUサ
イクルに１ウエイト以上挿入しなければならなか
つた。さもなければ、従来の方法でノー・ウエイ
トでメモリアクセスを行う場合には、CPUクロ
ツクの周波数を落してやらなければならなかつ
た。
従つて、たとえ１ウエイトでもCPUサイクル
に挿入されたとしてもメモリアクセスが大半を占
めるパソコン等ではCPUを待たせるということ
は非常に効率が悪いという問題があつた。
に挿入されたとしてもメモリアクセスが大半を占
めるパソコン等ではCPUを待たせるということ
は非常に効率が悪いという問題があつた。
本発明はこのような従来の欠点を除去し、
RAS信号をメモリリクエストに無関係に先頭の
T1サイクル時に出力しても、信号を出さな
い限り、メモリアクセスは行われないことを利用
して、バスサイクルにウエイトサイクルT〓を挿
入しないようにした非常に効率の良いメモリアク
セス方式を提供することを目的とする。
RAS信号をメモリリクエストに無関係に先頭の
T1サイクル時に出力しても、信号を出さな
い限り、メモリアクセスは行われないことを利用
して、バスサイクルにウエイトサイクルT〓を挿
入しないようにした非常に効率の良いメモリアク
セス方式を提供することを目的とする。
本発明によれば、CPUサイクルの先頭のマシ
ンサイクルに同期してロウアドレス信号をメモリ
アクセス要求信号とは無関係に発生する手段と、
メモリアクセス時において、CPUより出力され
たメモリアクセス要求信号をトリガとして、メモ
リリード時にメモリリード用のカラムアドレス指
定信号を、又、メモリライト時には前記メモリリ
ード用のカラムアドレス指定信号より一定時間遅
延したメモリライト用のカラムアドレス指定信号
を発生する手段と、前記ロウアドレス指定信号お
よびカラムアドレス指定信号を入力し、前記各指
定信号に対応して入力されるロウアドレス及びカ
ラムアドレスによつてアクセスされるメモリとを
具備してなるメモリアクセス方式を提供するもの
である。
ンサイクルに同期してロウアドレス信号をメモリ
アクセス要求信号とは無関係に発生する手段と、
メモリアクセス時において、CPUより出力され
たメモリアクセス要求信号をトリガとして、メモ
リリード時にメモリリード用のカラムアドレス指
定信号を、又、メモリライト時には前記メモリリ
ード用のカラムアドレス指定信号より一定時間遅
延したメモリライト用のカラムアドレス指定信号
を発生する手段と、前記ロウアドレス指定信号お
よびカラムアドレス指定信号を入力し、前記各指
定信号に対応して入力されるロウアドレス及びカ
ラムアドレスによつてアクセスされるメモリとを
具備してなるメモリアクセス方式を提供するもの
である。
〔作用〕
本発明においては、先頭のマシンサイクルT1
で出力されるアドレスロードイネーブル（）
信号をトリガとして、信号をメモリ要求に
無関係に、DRAMに与えておき、CPUからのメ
モリ要求信号をトリガとして、メモリリード用の
CAS信号を、そしてそれを遅延してできるメモ
リライト用の信号を前記DRAMに与えてい
る。
で出力されるアドレスロードイネーブル（）
信号をトリガとして、信号をメモリ要求に
無関係に、DRAMに与えておき、CPUからのメ
モリ要求信号をトリガとして、メモリリード用の
CAS信号を、そしてそれを遅延してできるメモ
リライト用の信号を前記DRAMに与えてい
る。
次に本発明を図面の一実施例を図面を参照して
説明する。
説明する。
第１図ａは本発明のメモリアクセス方式に従う
DRAM制御回路のブロツク図であり、第１図ｂ
は、その各部タイミングチヤートを示している。
DRAM制御回路のブロツク図であり、第１図ｂ
は、その各部タイミングチヤートを示している。
第１図ｂのCLK信号はシステムの基本クロツ
クであり、１バスサイクルはT1，T2，T3，T4の
４つのマシンサイクルからなり、ALE信号は、
アドレスロードイネーブル信号であつて、CPU
から、T1サイクルにおいてアドレス線に出力さ
れるアドレス情報をアドレスラツチ回路にラツチ
するためのイネーブル信号である。従つて、この
ALE信号は第１図ｂに示すように、全てのバス
サイクルの最初のマシンサイクルで低レベルとな
る。
クであり、１バスサイクルはT1，T2，T3，T4の
４つのマシンサイクルからなり、ALE信号は、
アドレスロードイネーブル信号であつて、CPU
から、T1サイクルにおいてアドレス線に出力さ
れるアドレス情報をアドレスラツチ回路にラツチ
するためのイネーブル信号である。従つて、この
ALE信号は第１図ｂに示すように、全てのバス
サイクルの最初のマシンサイクルで低レベルとな
る。
信号が、ロウアドレス指定を示す信
号を発生する信号発生部１０に入力される
と、そのサイクルがメモリアクセスサイクルであ
るか否かにかかわらず、信号１０１が
信号の立ち上がりから低レベルとなるように出力
される。この時アドレスはアドレスラツチ回路に
ラツチされているので、その出力に接続されたア
ドレス上にはアドレスがイネーブルになつている
ので、信号出力時には、第１図ａのDRAM
制御回路へ入力するアドレス線AD上には、第１
図ｂに示すようにロウアドレスが有効となる。こ
の信号１０１は、遅延回路１１に入力され
ているので、第１図ｂのRCG信号、即ち信
号を反転して一定時間遅延した信号が出力され、
それがアドレス切り換え回路１２に与えられる。
従つて、AD上のアドレスとしては、信号の
立ち下がり時には、ロウアドレスであつたが、
RCG信号の立ち上がり時からはコラムアドレス
に切り換わる。従つてアドレス切り換え回路１２
の出力をアドレスとして入力し、信号をロ
ウ指定端子Ｒに入力しているDRAM１３は、
RAS信号の立ち下がりからロウアドレスがすで
に与えられていることになり、ロウアドレスはチ
ツプ内部にラツチしていることになる。しかし、
CAS信号が与えられていないDRAMの出力DT
にはまだ出力信号は出力されない。
号を発生する信号発生部１０に入力される
と、そのサイクルがメモリアクセスサイクルであ
るか否かにかかわらず、信号１０１が
信号の立ち上がりから低レベルとなるように出力
される。この時アドレスはアドレスラツチ回路に
ラツチされているので、その出力に接続されたア
ドレス上にはアドレスがイネーブルになつている
ので、信号出力時には、第１図ａのDRAM
制御回路へ入力するアドレス線AD上には、第１
図ｂに示すようにロウアドレスが有効となる。こ
の信号１０１は、遅延回路１１に入力され
ているので、第１図ｂのRCG信号、即ち信
号を反転して一定時間遅延した信号が出力され、
それがアドレス切り換え回路１２に与えられる。
従つて、AD上のアドレスとしては、信号の
立ち下がり時には、ロウアドレスであつたが、
RCG信号の立ち上がり時からはコラムアドレス
に切り換わる。従つてアドレス切り換え回路１２
の出力をアドレスとして入力し、信号をロ
ウ指定端子Ｒに入力しているDRAM１３は、
RAS信号の立ち下がりからロウアドレスがすで
に与えられていることになり、ロウアドレスはチ
ツプ内部にラツチしていることになる。しかし、
CAS信号が与えられていないDRAMの出力DT
にはまだ出力信号は出力されない。
このアドレス切り換え信号RCGは出力が前記
RAS信号発生回路１０にフイードバツクされて
いるパルス幅制御回路１４にも入力される。
この時ある一定期間即ち、通常はT1の立ち上が
りで信号が出力された後、T3の立ち上がり
までの期間経つて、信号は自動的にクリア
されて高レベルになる。但し、ダイレクトメモリ
アクセス（DMA）モードにおいて、外部Ｉ／０
からのWAIT要求信運号WAITがWAIT制御回
路１５に入力されていると、パルス幅制御
回路１４によつて信号がクリアされるのも
一時待たされる。
RAS信号発生回路１０にフイードバツクされて
いるパルス幅制御回路１４にも入力される。
この時ある一定期間即ち、通常はT1の立ち上が
りで信号が出力された後、T3の立ち上がり
までの期間経つて、信号は自動的にクリア
されて高レベルになる。但し、ダイレクトメモリ
アクセス（DMA）モードにおいて、外部Ｉ／０
からのWAIT要求信運号WAITがWAIT制御回
路１５に入力されていると、パルス幅制御
回路１４によつて信号がクリアされるのも
一時待たされる。
このように本発明では信号はメモリ要求
に無関係に信号をトリガとして自動的に出
力されるが、コラムアドレス指定を示す信
号は、DMAにおける外部Ｉ／０からのウエイト
要求を考慮して、信号発生回路１６に、メ
モリ要求信号（MRQ）がCPUからDRAMをア
クセスするメモリアクセスサイクル時に入力され
て初めてその信号発生回路１６から出力さ
れる。そしてMR信号が高レベルであるメモリリ
ード時には、選択回路１７によつて、メモ
リリード用信号である・Ｒが選択され、
すなわち、信号発生回路１６で発生した
CAS信号１６０がそのまま出力され、DRAMの
コラム指定端子Ｃに与えられる。一方、MW信号
が高レベルであるメモリライト時には、メモリラ
イト用信号である・Ｗが、信号１
６０を遅延回路１８で一定時間遅らせた信号を
CAS信号選択回路１７で選択して形成され出力
される。従つて第１図ｂに示すようにMRQ信号
が高レベルになつた次のマシンサイクル（T2）
の立ち上がりに、・Ｒは立ち下がり、さら
に少し遅れて・Ｗが立ち下がることになる。
に無関係に信号をトリガとして自動的に出
力されるが、コラムアドレス指定を示す信
号は、DMAにおける外部Ｉ／０からのウエイト
要求を考慮して、信号発生回路１６に、メ
モリ要求信号（MRQ）がCPUからDRAMをア
クセスするメモリアクセスサイクル時に入力され
て初めてその信号発生回路１６から出力さ
れる。そしてMR信号が高レベルであるメモリリ
ード時には、選択回路１７によつて、メモ
リリード用信号である・Ｒが選択され、
すなわち、信号発生回路１６で発生した
CAS信号１６０がそのまま出力され、DRAMの
コラム指定端子Ｃに与えられる。一方、MW信号
が高レベルであるメモリライト時には、メモリラ
イト用信号である・Ｗが、信号１
６０を遅延回路１８で一定時間遅らせた信号を
CAS信号選択回路１７で選択して形成され出力
される。従つて第１図ｂに示すようにMRQ信号
が高レベルになつた次のマシンサイクル（T2）
の立ち上がりに、・Ｒは立ち下がり、さら
に少し遅れて・Ｗが立ち下がることになる。
メモリリード時には、・Ｒが立ち下がる
と選択回路１７を介してアクテイブな低レベルが
DRAM１３のコラム指定端子Ｃに与えられる。
この時、すでにアドレス切り換え回路１２によつ
てDRAM１３のアドレス端子Ａにはカラムアド
レスが与えられているので、DRAM１３では前
記ロウアドレスによつて内部出力にラツチされて
いたロウ内容の一つがコラムアドレスによつて選
択される。そして、DRAM１３のデータ出力DT
にはロウアドレスとコラムアドレスの合計ビツト
からなるアドレスによつて指定される番地の内容
が出力されることになる。即ち第１図ｂに示すよ
うに、・Ｒ信号が立ち下がつてから、デー
タ出力DTにデータ（VALID DATA）が有効と
なるまでには、遅延時間ΔRだけ必要となるが、
CAS・Ｒ信号の立ち下がり時刻は、T2サイクル
の立ち上がりであり、遅延時間があつても、
DRAM１３から出力されるデータは、少なくと
もT3サイクルの終りには有効になつている。従
つて、T3サイクルの立ち下がりにおいて、CPU
のデータ入力レジスタにDRAM１３の出力であ
る読み出しデータをラツチすることができ、従来
のように〓の待ちサイクルは必要ない。
と選択回路１７を介してアクテイブな低レベルが
DRAM１３のコラム指定端子Ｃに与えられる。
この時、すでにアドレス切り換え回路１２によつ
てDRAM１３のアドレス端子Ａにはカラムアド
レスが与えられているので、DRAM１３では前
記ロウアドレスによつて内部出力にラツチされて
いたロウ内容の一つがコラムアドレスによつて選
択される。そして、DRAM１３のデータ出力DT
にはロウアドレスとコラムアドレスの合計ビツト
からなるアドレスによつて指定される番地の内容
が出力されることになる。即ち第１図ｂに示すよ
うに、・Ｒ信号が立ち下がつてから、デー
タ出力DTにデータ（VALID DATA）が有効と
なるまでには、遅延時間ΔRだけ必要となるが、
CAS・Ｒ信号の立ち下がり時刻は、T2サイクル
の立ち上がりであり、遅延時間があつても、
DRAM１３から出力されるデータは、少なくと
もT3サイクルの終りには有効になつている。従
つて、T3サイクルの立ち下がりにおいて、CPU
のデータ入力レジスタにDRAM１３の出力であ
る読み出しデータをラツチすることができ、従来
のように〓の待ちサイクルは必要ない。
一方、メモリライト時において、・Ｗが
立ち下がる時には、DRAM１３の入力DT上の
CPUからの入力データが有効になつているので
第１図ｂに示すように、・Ｗの立ち下がり
で入力DT上のデータを書き込むように制御すれ
ば良い。この場合にも勿論T〓の待ちサイクルは
必要ない。
立ち下がる時には、DRAM１３の入力DT上の
CPUからの入力データが有効になつているので
第１図ｂに示すように、・Ｗの立ち下がり
で入力DT上のデータを書き込むように制御すれ
ば良い。この場合にも勿論T〓の待ちサイクルは
必要ない。
更にメモリリード時、或いはメモリライト時に
おいて、DMAにおける外部Ｉ／０ウエイト要求
信号WAITがウエイト制御回路１５に入力され
ていると、DMAI／０ライト即ちメモリリードの
時には信号発生回路１６によつて信号
をそのまま出力してやり、DMAI／０リードすな
わちメモリライトの時には、信号発生回路
１６によつて、信号を出力させるのを一時
待たせるようにすれば良い。
おいて、DMAにおける外部Ｉ／０ウエイト要求
信号WAITがウエイト制御回路１５に入力され
ていると、DMAI／０ライト即ちメモリリードの
時には信号発生回路１６によつて信号
をそのまま出力してやり、DMAI／０リードすな
わちメモリライトの時には、信号発生回路
１６によつて、信号を出力させるのを一時
待たせるようにすれば良い。
上述したように、本発明は、信号はメモ
リリクエスト（MRQ）が入力されたか否かにか
かわらず、信号をトリガとして出力し、
DMAにおける外部Ｉ／０からのウエイト要求を
考慮して自動的にクリアさせる点、メモリ・リク
エストが出て初めてCAS信号を発生させ、メモ
リライト用、メモリリード用とそれぞれCAS信
号を別々に分けている点、遅延素子１１を用いて
ロウ／カラムアドレスに切り換え用信号を発生さ
せた点、遅延素子１８を用いてメモリライト用
CAS・Ｗ信号を作る点を特徴とし、T1，T2，
T3，T4からなるT〓のないバスサイクル内で
DRAM１３のリードライト動作を実行出来るよ
うにした。そして全体的に、タイミングがCPU
クロツクとは非同期であり、遅延素子を用いてタ
イミングを作つているというところにも特徴があ
る。
リリクエスト（MRQ）が入力されたか否かにか
かわらず、信号をトリガとして出力し、
DMAにおける外部Ｉ／０からのウエイト要求を
考慮して自動的にクリアさせる点、メモリ・リク
エストが出て初めてCAS信号を発生させ、メモ
リライト用、メモリリード用とそれぞれCAS信
号を別々に分けている点、遅延素子１１を用いて
ロウ／カラムアドレスに切り換え用信号を発生さ
せた点、遅延素子１８を用いてメモリライト用
CAS・Ｗ信号を作る点を特徴とし、T1，T2，
T3，T4からなるT〓のないバスサイクル内で
DRAM１３のリードライト動作を実行出来るよ
うにした。そして全体的に、タイミングがCPU
クロツクとは非同期であり、遅延素子を用いてタ
イミングを作つているというところにも特徴があ
る。
本発明は、このように信号をメモリ要求
に無関係に、先頭のマシンサイクルに同期して出
力し、メモリ要求時に信号をアクテイブに
することによつて、CPUのウエイトサイクルを
取り除き、その結果メモリの読み書き動作が高速
にでき、しかも、CPUサイクルにメモリ・アク
セスに対するウエイトサイクルを挿入する回路を
取り除くことが出来るという効果がある。
に無関係に、先頭のマシンサイクルに同期して出
力し、メモリ要求時に信号をアクテイブに
することによつて、CPUのウエイトサイクルを
取り除き、その結果メモリの読み書き動作が高速
にでき、しかも、CPUサイクルにメモリ・アク
セスに対するウエイトサイクルを挿入する回路を
取り除くことが出来るという効果がある。
第１図ａは本発明のメモリアクセス制御回路、
第１図ｂは本発明のメモリアクセス制御回路の一
実施例の各部のタイミングを示すタイミングチヤ
ート、第２図は従来のメモリアクセス制御回路の
タイミングチヤートである。 １０……信号発生部、１１，１８……遅
延回路、１２……アドレス切り換え回路、１３…
…DRAM、１４……パルス幅制御回路、１
５……WAIT制御回路、１６……信号発生
回路、１７……選択回路。
第１図ｂは本発明のメモリアクセス制御回路の一
実施例の各部のタイミングを示すタイミングチヤ
ート、第２図は従来のメモリアクセス制御回路の
タイミングチヤートである。 １０……信号発生部、１１，１８……遅
延回路、１２……アドレス切り換え回路、１３…
…DRAM、１４……パルス幅制御回路、１
５……WAIT制御回路、１６……信号発生
回路、１７……選択回路。
Claims (1)
- １ CPUサイクルの先頭のマシンサイクルに同
期してロウアドレス信号をメモリアクセス要求信
号とは無関係に発生する手段と、メモリアクセス
時において、CPUより出力されたメモリアクセ
ス要求信号をトリガとして、メモリリード時にメ
モリリード用のカラムアドレス指定信号を、又、
メモリライト時には前記メモリリード用のカラム
アドレス指定信号より一定時間遅延したメモリラ
イト用のカラムアドレス指定信号を発生する手段
と、前記ロウアドレス指定信号およびカラムアド
レス指定信号を入力し、前記各指定信号に対応し
て入力されるロウアドレス及びカラムアドレスに
よつてアクセスされるメモリとを具備してなるメ
モリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003096A JPS61162886A (ja) | 1985-01-11 | 1985-01-11 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003096A JPS61162886A (ja) | 1985-01-11 | 1985-01-11 | メモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61162886A JPS61162886A (ja) | 1986-07-23 |
| JPH0556598B2 true JPH0556598B2 (ja) | 1993-08-19 |
Family
ID=11547809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60003096A Granted JPS61162886A (ja) | 1985-01-11 | 1985-01-11 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61162886A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715410B2 (ja) * | 1986-11-27 | 1998-02-18 | 松下電器産業株式会社 | メモリ制御装置 |
| JPS63144491A (ja) * | 1986-12-05 | 1988-06-16 | Alps Electric Co Ltd | ダイナミツクｒａｍのコントロ−ル方式 |
| JPH02210685A (ja) * | 1989-02-10 | 1990-08-22 | Tokyo Electric Co Ltd | Ｄｒａｍコントローラ |
| JP2658958B2 (ja) * | 1995-03-31 | 1997-09-30 | 日本電気株式会社 | Ｄｍａコントローラ |
-
1985
- 1985-01-11 JP JP60003096A patent/JPS61162886A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61162886A (ja) | 1986-07-23 |
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