JPH0556865B2 - - Google Patents
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- Publication number
- JPH0556865B2 JPH0556865B2 JP61309637A JP30963786A JPH0556865B2 JP H0556865 B2 JPH0556865 B2 JP H0556865B2 JP 61309637 A JP61309637 A JP 61309637A JP 30963786 A JP30963786 A JP 30963786A JP H0556865 B2 JPH0556865 B2 JP H0556865B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- capacitance value
- capacitance
- digital signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル信号により容量値を制御す
る、可変容量ダイオードにおいて、それを構成す
る容量素子の容量の電圧特性に関するものであ
る。
る、可変容量ダイオードにおいて、それを構成す
る容量素子の容量の電圧特性に関するものであ
る。
デジタル信号により容量を制御する可変容量ダ
イオードすなわちデジタルバラクターとして、本
発明者は第２図に示す構成を提案した。すなわち
信号入力端子２１より入つたデジタル信号をデコ
ーダ２２で処理し、コントローラ２３を介してス
イツチ２４を制御して、複数個ある例えばMOS
コンデンサからなる容量素子２５を所望を容量値
となる用に接続するものである。この場合、端子
１７及び１８を二端子素子として見た場合、端子
１１に容量値を規定する為のコード信号を入力す
ることにより等価的な可変容量ダイオード、すな
わちバラクターダイオード機能を有することにな
る。
イオードすなわちデジタルバラクターとして、本
発明者は第２図に示す構成を提案した。すなわち
信号入力端子２１より入つたデジタル信号をデコ
ーダ２２で処理し、コントローラ２３を介してス
イツチ２４を制御して、複数個ある例えばMOS
コンデンサからなる容量素子２５を所望を容量値
となる用に接続するものである。この場合、端子
１７及び１８を二端子素子として見た場合、端子
１１に容量値を規定する為のコード信号を入力す
ることにより等価的な可変容量ダイオード、すな
わちバラクターダイオード機能を有することにな
る。
さらにまた、端子１８を端子１１に接続し共通
端子１１として扱えば２端子素子とすることがで
きる。
端子１１として扱えば２端子素子とすることがで
きる。
上述した発明の２端子としての例では、この半
導体集積回路はさらに小型化ができるという利点
がある。反面防害信号や雑音の問題を生じる。す
なわち同調回路にチユーニングバラクターダイオ
ードとして用いた場合、目的の周波数に同調をと
る為の容量値を規定する、デジタル信号が印加さ
れているときは、同調回路としては離調状態にあ
るとは言え、容量値を規定するデジタル信号の電
圧によりMOSコンデンサである容量素子の容量
が変化し、これにより高周波信号が変調される。
これにより容量値を規定するデジタル信号が高周
波信号に対して防害信号あるいは、雑音として作
用することになる。周波数変調されたFM放送等
の高周波信号ではもともと離調時に検波後ノイズ
が発生する為、これをおさえる目的でミユーテイ
ング回路を付加したものが多い。しかし、振幅変
調されたAM放送の場合は特に離調時に検波後の
ノイズが発生することもないので、この場合デジ
タル信号により高周波信号が変調され、検波後の
音声信号にノイズとなつて現われ、場合によつて
は耳ざわりになる。この原因は前述した如く、容
量値を規定するデジタル信号の電圧により容量素
子の容量値が変化し、これが非線形素子として動
作する為、目的とする高周波信号が変調されるた
めである。
導体集積回路はさらに小型化ができるという利点
がある。反面防害信号や雑音の問題を生じる。す
なわち同調回路にチユーニングバラクターダイオ
ードとして用いた場合、目的の周波数に同調をと
る為の容量値を規定する、デジタル信号が印加さ
れているときは、同調回路としては離調状態にあ
るとは言え、容量値を規定するデジタル信号の電
圧によりMOSコンデンサである容量素子の容量
が変化し、これにより高周波信号が変調される。
これにより容量値を規定するデジタル信号が高周
波信号に対して防害信号あるいは、雑音として作
用することになる。周波数変調されたFM放送等
の高周波信号ではもともと離調時に検波後ノイズ
が発生する為、これをおさえる目的でミユーテイ
ング回路を付加したものが多い。しかし、振幅変
調されたAM放送の場合は特に離調時に検波後の
ノイズが発生することもないので、この場合デジ
タル信号により高周波信号が変調され、検波後の
音声信号にノイズとなつて現われ、場合によつて
は耳ざわりになる。この原因は前述した如く、容
量値を規定するデジタル信号の電圧により容量素
子の容量値が変化し、これが非線形素子として動
作する為、目的とする高周波信号が変調されるた
めである。
本発明は上述の容量値を規定するデジタル信号
により目的とする高周波信号が変調されることを
防止する手段を提供するものであり、本発明にか
かわる半導体集積回路構成する容量素子の容量値
が可変容量素子としての全体の容量値を測定する
デジタル信号の電圧により、変化しない素子を用
いることを特徴としている。
により目的とする高周波信号が変調されることを
防止する手段を提供するものであり、本発明にか
かわる半導体集積回路構成する容量素子の容量値
が可変容量素子としての全体の容量値を測定する
デジタル信号の電圧により、変化しない素子を用
いることを特徴としている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図であ
る。１１は容量値を規定する為のコード信号を受
ける入力端子、１２はそのコードを解読するデコ
ーダ１３は解読された情報をもとに複数のスイツ
チ１４を制御するコントローラである。容量素子
として容量値が電圧依存性をもたないコンデンサ
１５が複数個並列接続される様になつており、ど
の容量素子を選択するかの切換をスイツチ１４で
行う。並列接続された容量素子の一端を共通にし
てカソード端子１７とし、他端をアノード端子１
８とするが、これはコード信号を受ける入力端子
１１に接続され、外部端子はこの１１と１７であ
る。ここで、それぞれの容量素子はその容量値が
電圧依存性をもたない構造のものを用いる。本実
施例では第３図に示す断面構造の容量素子を用い
る。半導体基板３１上のSiO2膜３２上に蒸差法
により厚さ1.5μｍのアルミニウム層３３を設け、
その上にCVD法により厚さ3000ÅのSiO2層３４
を被着する。さらに又、蒸着法により厚さ1.5μｍ
のアルミニウム層３５を形成し、第１のアルミニ
ウム層を端子３７、第２のアルミニウム層を端子
３８とし、それぞれカソード、アノードとみなし
て、第１図の端子１７、スイツチ１４へ接続され
る。この構造はメタル−SiO2−メタル構造の容
量素子となり、容量値が電圧依存性をもつことは
ない。本発明による、可変容量ダイオード機能を
有する半導体集積回路をチユーニングバラクター
ダイオードとして使用する場合はチユーニングを
必要とする目的の高周波信号に、同調容量を規定
するデジタル信号を重畳して端子１７，１８に印
加する。同調回路としては、端子１７，１８を通
常の可変容量ダイオードとみなして用いればよ
い。目的の周波数に同調させる為の容量値を規定
するデジタル信号が印加されているときは、この
同調回路としては離調状態にある。容量値を規定
するデジタル信号が容量素子の両端に印加されて
も容量素子自体は第３図に示す断面構造のメタル
−SiO2−メタル構造である為、容量値に電圧依
存性はないので高周波信号が変調されることはな
い。
る。１１は容量値を規定する為のコード信号を受
ける入力端子、１２はそのコードを解読するデコ
ーダ１３は解読された情報をもとに複数のスイツ
チ１４を制御するコントローラである。容量素子
として容量値が電圧依存性をもたないコンデンサ
１５が複数個並列接続される様になつており、ど
の容量素子を選択するかの切換をスイツチ１４で
行う。並列接続された容量素子の一端を共通にし
てカソード端子１７とし、他端をアノード端子１
８とするが、これはコード信号を受ける入力端子
１１に接続され、外部端子はこの１１と１７であ
る。ここで、それぞれの容量素子はその容量値が
電圧依存性をもたない構造のものを用いる。本実
施例では第３図に示す断面構造の容量素子を用い
る。半導体基板３１上のSiO2膜３２上に蒸差法
により厚さ1.5μｍのアルミニウム層３３を設け、
その上にCVD法により厚さ3000ÅのSiO2層３４
を被着する。さらに又、蒸着法により厚さ1.5μｍ
のアルミニウム層３５を形成し、第１のアルミニ
ウム層を端子３７、第２のアルミニウム層を端子
３８とし、それぞれカソード、アノードとみなし
て、第１図の端子１７、スイツチ１４へ接続され
る。この構造はメタル−SiO2−メタル構造の容
量素子となり、容量値が電圧依存性をもつことは
ない。本発明による、可変容量ダイオード機能を
有する半導体集積回路をチユーニングバラクター
ダイオードとして使用する場合はチユーニングを
必要とする目的の高周波信号に、同調容量を規定
するデジタル信号を重畳して端子１７，１８に印
加する。同調回路としては、端子１７，１８を通
常の可変容量ダイオードとみなして用いればよ
い。目的の周波数に同調させる為の容量値を規定
するデジタル信号が印加されているときは、この
同調回路としては離調状態にある。容量値を規定
するデジタル信号が容量素子の両端に印加されて
も容量素子自体は第３図に示す断面構造のメタル
−SiO2−メタル構造である為、容量値に電圧依
存性はないので高周波信号が変調されることはな
い。
以上説明した様に本発明によれば容量値を規定
するデジタル信号により高周波信号が変調される
ことがなく、変調後のノイズの発生とはならな
い。
するデジタル信号により高周波信号が変調される
ことがなく、変調後のノイズの発生とはならな
い。
第１図は本発明の一実施例を示す構成図で、１
１は信号入力端子と可変容量素子としてのアノー
ドを兼ね、１２はデコーダ、１３はコントロー
ラ、１４はスイツチ、１５はメタル−SiO2−メ
タルよりなる容量値が電圧依存性をもたない容量
素子。１７はカソード、１８はアノードであるが
端子１１に接続されている。第２図は従来の技術
を説明する構成図である。第３図は本発明に用い
た容量素子の構造断面図で、３１は半導体基板、
３２及び３４はSiO2、３３及び３５はアルミニ
ウムである。３７はカソード、３８はアノード端
子である。
１は信号入力端子と可変容量素子としてのアノー
ドを兼ね、１２はデコーダ、１３はコントロー
ラ、１４はスイツチ、１５はメタル−SiO2−メ
タルよりなる容量値が電圧依存性をもたない容量
素子。１７はカソード、１８はアノードであるが
端子１１に接続されている。第２図は従来の技術
を説明する構成図である。第３図は本発明に用い
た容量素子の構造断面図で、３１は半導体基板、
３２及び３４はSiO2、３３及び３５はアルミニ
ウムである。３７はカソード、３８はアノード端
子である。
Claims (1)
- １ 容量値を規定する為のコード信号を受け、該
コードを解読するデコーダと、該情報をもとに複
数の容量素子の接続を制御するコントローラと、
スイツチ機能部を具備した可変容量ダイオードを
有し、該可変容量を示す２つの端子のいずれか一
方の端子と容量値を規定する為のコード信号を受
ける端子が共通であり、外部端子は完全に２端子
とされ、前記複数の容量素子の容量値が印加電圧
に依存せず、印加電圧に重畳されたコード信号に
よつてのみ変化する機能を有することを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30963786A JPS63164352A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30963786A JPS63164352A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164352A JPS63164352A (ja) | 1988-07-07 |
| JPH0556865B2 true JPH0556865B2 (ja) | 1993-08-20 |
Family
ID=17995434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30963786A Granted JPS63164352A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164352A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5417346B2 (ja) * | 2008-02-28 | 2014-02-12 | ペレグリン セミコンダクター コーポレーション | 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-12-26 JP JP30963786A patent/JPS63164352A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164352A (ja) | 1988-07-07 |
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