JPH0556871B2

JPH0556871B2 -

Info

Publication number: JPH0556871B2
Application number: JP60246734A
Authority: JP
Inventors: Yutaka Hayashi; Shigeaki Tomonari; Yasushi Mori; Keiji Kakinote
Original assignee: Agency of Industrial Science and Technology; Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd; National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1985-11-01
Filing date: 1985-11-01
Publication date: 1993-08-20
Also published as: JPS62106660A

Description

【発明の詳細な説明】〔技術分野〕この発明は、スイツチング装置の受光部として
用いられる半導体装置に関する。

〔背景技術〕

入力端子に信号を入力して回路内のスイツチン
グ素子を動作させ、スイツチングを行うスイツチ
ング装置として、第２図に示した回路構成のもの
が用いられている。このものは、入力端子３８，
３８に信号を入力して、この入力端子３８，３８
に接続された発光素子３９を発光させ、その光を
光電変換素子D₁で受光する。光を受光した光電
変換素子D₁は、その光を電気信号に変換して電
界効果トランジスタ（以下、「FET」と記す）T₁
に入力し、FETT₁はその電気信号によつて出力
端子４０，４０間のスイツチングを行う。以上の
ように、第２図のスイツチング装置では入力端子
３８，３８と出力端子４０，４０との間の信号の
やりとりが光によつて行われるようになつている
ため、両端子間が電気的に絶縁されている（共通
帰線を有しない）必要がある場合などに多用され
ている。

従来、このようなスイツチング装置では、発光
素子３９、光電変換素子D₁およびFETT₁が、そ
れぞれ別の半導体基板上に形成されており、光電
変換素子D₁とFETT₁との間はワイヤボンデイン
グ等で結線されるようになつていた。このため、
このようなスイツチング装置を製造するにあたつ
ては、その組み立てに多数の工程および部品を必
要とし、十分な信頼性が得られず、コストも高い
ものであつた。

また、FETの場合、前述したように、FETT₁
が、独立した半導体基板上に単独で形成されるよ
うになつていると、半導体基板の切り出しからボ
ンデイングまでの間に、FETT₁の絶縁ゲートが
静電気等で絶縁破壊してしまう恐れがある。この
ため、FETT₁が搭載されている半導体基板に対
しては、アース等の絶縁破壊対策が必要であり、
取り扱いが不便なものであつた。

以上の問題を解決するために、FETT₁と光電
変換素子D₁とを同一の半導体基板上に集積する
ことが考えられる。しかしながら、半導体基板自
体をFETのドレイン領域として使用する二重拡
散形のFETでは、その半導体基板上に他の素子
である光電変換素子を形成することは事実上不可
能である。

また、半導体基板自体をFETのドレイン領域
として使用しないFETであつても単に同一基板
上に光電変換素子を並べて形成したのでは、その
出力電圧がリーク電流のために低下してしまい、
実用的なスイツチング装置を得ることはできな
い。

そこで、誘電体分離基板（DI基板）の各分離
島上に、前記各素子を別々に配置することが考え
られるが、この方法では生産性に乏しく、また、
高価であるため、実用化されるに至つていない。

〔発明の目的〕そこで、発明者らは、組み立てに多数の工程や
部品を必要とせず、十分な信頼性が得られ、コス
トの低減が図れ、しかも、実用性の高い有用な半
導体装置を提供することを目的とする。

〔発明の開示〕

発明者らは、上記目的を達成するために、様々
な角度から検討を行い、電界効果トランジスタの
ゲート・ソース間に、少なくとも、光電変換素子
アレイが挿入されていて、スイツチング装置の受
光部となる半導体装置であつて、前記光電変換素
子アレイが前記電界効果トランジスタが形成され
た半導体基板上に、絶縁層を介して形成されてい
る半導体装置を考えた。

発明者らの案出にかかる半導体装置を、具体的
にあらわす第１図を参照しつつ説明する。

Ｎ型（第１導電型）の低抵抗領域１ａと高抵抗
領域１ｂとを有する半導体基板１の前記高抵抗領
域１ｂ側の表面に、Ｐ型（第２導電型）不純物領
域であるＰ層２……が互いに離間して形成されて
いる。各Ｐ層２……内の表面には、さらに、Ｎ型
不純物領域であるN⁺層３……がそれぞれ２つず
つ互いに離間して形成されている。以上各不純物
領域が形成された半導体基板１の表面上には、絶
縁膜４ａを介して、前記各Ｐ層２……の間をつな
ぐように、PolySi等からなる電極５……が設け
られている。そして、この電極５を絶縁ゲート、
N⁺層３をソース、各Ｐ層２のまわりのＮ型の半
導体基板１をドレインとして、複数の二重拡散型
のFET（DMOSFET）T₁……が形成されている。
このような二重拡散型のFETでは、そのチヤン
ネル長が、Ｎ型の半導体基板１とN⁺層３とによ
つてはさまれたＰ層２の厚み、すなわち、半導体
基板１へのＰ層２とN⁺層３との拡散状態によつ
て規定されるため、ホトリソグラフイ技術によら
ず、短くすることができ、高耐厚、高速特性を実
現することができるものである。

各電極５の上面には保護膜を兼ねた絶縁膜４ｂ
が形成されており、その上に各FETT₁間にわた
つてAl等の導電性薄膜６が形成さている。この
導電性薄膜６は、図にみるように、各N⁺層３…
…および各Ｐ層（ベース）２……とコンタクトし
ており、ソース電極として使用されるものであ
る。一方、各電極５……は図示していないところ
で接続されており、また、各FETT₁……のドレ
インは前述したように１つの半導体基板１の１部
であるため、これも、電気的に接続されている。
したがつて、各FETT₁……は並列に接続されて
いることになる。

以上のようにFETT₁……が形成され、接続さ
れた半導体基板１表面上には、このFETT₁……
を覆うように絶縁層７が形成されている。

そして、この絶縁層７の上に複数の光電変換素
子D₁……が直列に接続された光電変換素子アレ
イが形成されることでこの装置は構成される。

光電変換素子D₁は図にみるような構造となつ
ている。すなわち、前記絶縁層７上に光電変換素
子アレイに必要な光電変換素子D₁……の数だけ
の導電性薄膜（Ni−Cr等）８……が形成されて
いる。各導電性薄膜８……上には、それぞれアモ
ルフアスシリコンからなるＰ層９、Ｉ層１０、Ｎ
層１１がこの順に積層されており、さらにその上
にIn₂O₃等の透明導電膜１２が設けられていて、
以上の各層によつてPIN層の光電変換素子（アモ
ルフアスシリコンフオトダイオード）D₁が構成
されているのである。

透明導電膜１２は、図にみるように、隣接する
光電変換素子D₁の導電性薄膜８と接触しており、
このことによつて複数の光電変換素子D₁……が
同一方向に直列に接続されていて、光電変換素子
アレイが形成されている。そして、この光電変換
素子アレイの一方の末端である左はしの光電変換
素子の導電性薄膜８は、図にみるように、
FETT₁のゲート５と、導電層６′を介して接続さ
れている。導電層６′は、導電性薄膜６と同時に、
この導電性薄膜６と接続しないように形成されて
いるものである。光電変換素子アレイのもう一方
の末端である右はしの光電変換素子D₁の透明導
電膜１２は、前記導電性薄膜８と同時に形成され
た導電層８′を介して、各FETT₁……のソース電
極である導電性薄膜６と接続されている。そし
て、このことによつて、光電変換素子アレイが
FETのゲートソース間に挿入されて、各素子の
数こそ違うが、第２図に示したスイツチング装置
の右側の回路（受光部）とほぼ等価的な回路が形
成されるのである。以上のように、FETおよび
光電変換素子アレイが集積された半導体基板の表
面には、さらに、必要に応じて図の装置のよう
に、絶縁性保護膜１３を形成することもできる。
なお、図中、１４は、基板とは異なる導電形（こ
こではP⁺型）の不純物を以上の素子をとりかこ
むような形に拡散して得られるガード・リングで
あつて、この発明において必ずしも必要なもので
はないが、このようにすることで、この場合のよ
うな二重拡散型FETの絶縁耐圧を向上させ高耐
圧化をはかることが可能となるのである。

上の場合（勿論、この発明の場合）、基板がＮ
型であつたため、第１導電型がＮ型で、第２導電
型がＰ型であつたが、基板がＰ型であれば、第１
導電型がＰ型で第２導電型がＮ型になることは、
いうまでもない。

第１図の半導体装置の場合、光電変換素子アレ
イが半導体基板１上に、絶縁層７を介して形成さ
れる構成を採用しているため、この光電変換素子
アレイは、、二重拡散型のFETT₁……とは、出力
端子であるその両末端以外の部分では電気的に完
全に分離されている。このため、二重拡散型の
FETと光電変換素子アレイとを以上のように同
一基板に形成することが可能となるのである。

第１図の半導体装置は、DI基板を必要とせず、
集積化が図られていて、組み立てに多数の工程や
部品を必要とせず、信頼性が得られるとともに、
コストの低減の図れ、しかも、光電変換素子アレ
イの出力リークも抑えられるため、実用性が高い
のであるが、スイツチング素子であるFETの動
作の安定性や速度が十分でない。

そこで、発明者らは、さらに検討を加え、先の
信頼性、コストの低減、光電変換素子アレイの出
力リークの抑制を損なわずに、スイツチング素子
であるFETの動作の安定性や速度が十分である
スイツチング装置の受光部として用いられる有用
な半導体地を案出するに至つたのである。

すなわち、上記目的を達成するため、第１の発
明は、電界効果トランジスタのゲート・ソース間
に、少なくとも、第１の光電変換素子アレイが挿
入されていて、スイツチング装置の受光部となる
半導体装置であつて、第１の光電変換素子アレイ
と並列に接続されたノーマリイ・オンのトランジ
スタと、このノーマリイー・オンのトランジスタ
のゲート・ソース間に挿入された第２の光電変換
素子アレイとをも備えており、前記ノーマリイ
ー・オンのトランジスタが前記電界効果トランジ
スタと同一の半導体基板に形成されているととも
に、第１および第２の光電変換素子アレイがこの
半導体基板上に形成された絶縁層の上に形成され
ていることを特徴とする半導体装置を要旨とし、
第２の発明は、第１の光電変換素子アレイとノー
マリイ・オンのトランジスタとが並列に接続され
ているとともに、このノーマリイ・オンのトラン
ジスタのゲート・ソース間には、第２の光電変換
素子アレイと、前記ノーマリイ・オンのトランジ
スタの蓄積電荷を放電するための抵抗性素子とが
並列に接続されており、電界効果トランジスタの
ゲート・ソース間に挿入されてスイツチング装置
の受光部となる半導体装置であつて、前記第１お
よび第２の光電変換素子アレイが、少なくとも前
記ノーマリイ・オンのトランジスタが形成された
半導体基板上に、絶縁層を介して形成されている
ことを特徴とする半導体装置を要旨とする。

以下、これらの発明を、その実施例をあらわす
図面を参照しつつ、詳しく説明する。

まず、第１の発明の実施例を第３図および第４
図に基づいて説明する。第４図中、実勢の部分
は、この実施例の等価回路をあらわしている。

すなわち、この実施例は、２つのFETT₂、T₂
の共通のゲート・ソース間に第１の光電変換素子
アレイDA₁が挿入されているとともに、この第１
の光電変換素子アレイDA₁と並列にノーマリイ・
オンのトランジスタT₃が接続され、このノーマ
リイ・オンのトランジスタT₃のゲート・ソース
間に第２の光電変換素子アレイDA₂が挿入されて
なるものである。このような回路では、ノーマリ
イ・オンのトランジスタT₃が光照射時には開放
状態、光遮断時には短絡状態となるので、光遮断
後も第１の光電変換素子アレイDA₁に残る電荷を
速やかに放電させることができ、このことによつ
て、光遮断後に２つのFETT₂，T₂を速やかに遮
断させることが可能となる。また、光照射が充分
でない場合に、FETT₂，T₂がオンでもオフでも
ない状態になるのを防ぐことも出来る。ノーマリ
イ・オンのトランジスタにより、スイツチング素
子であるFETの動作が速やかで安定したものと
なるものである。

この実施例の具体的構成は第３図のようになつ
ている。すなわち、Ｐ型（第１導電型）の半導体
基板２１の表面に、Ｎ型（第２導電型）不純物領
域である３つのN⁺層２２，２３，２３が、互い
に離間して形成されている。２つのN⁺層２３，
２３は、N⁺層２２をはさむように位置しており、
その上に、２つのN⁺層２３，２３とN⁺層２２と
の間をつなぐような位置に、絶縁膜２４，２４を
介して、PolySi等からなる２つの電極２５，２
５が設けられている。なお、この２つの電極２
５，２５は、図にはあらわしていない位置で、図
中破線で示したように互いに接続されている。そ
して、N⁺層２２を共通のソース、２つのN⁺層２
３，２３をそれぞれ独立したドレイン、２つの電
極２５，２５をゲートして、先述した２つの
FETT₂，T₂が通常のMOS型として形成されてい
る。図中、O₁，O₂は、それぞれ、ドレインに接
続された出力端子があつて、このようにすること
で、極性の異なつた信号を同時に処理できるもの
である。

２つのFET₂，T₂の上には、さらに、保護膜を
兼ねた絶縁槽２６が半導体基板２１の全表面にわ
たつて形成されている。そして、この絶縁槽２６
の上に、第１の光電変換素子アレイDA₁が形成さ
れ、さらに、ノーマリイ・オンのトランジスタ
T₃を、２つのFETT₂，T₂と同一基板上に形成す
るとともに、第２の光電変換素子アレイDA₂をも
絶縁層２６の上に形成するようになつている。こ
のようにすることで、第１の光電変換素子アレイ
DA₁はもちろんのこと、第２の光電変換素子アレ
イDA₂から半導体基板へ流出するリーク電流をも
なくすことが出来るため、より動作が確実で信頼
性が高いスイツチング装置を得ることが可能とな
るのである。

前述したノーマリイ・オンのトランジスタT₃
は次のようにして構成される。すなわち、半導体
基板２１表面には、先の２つのFETT₂，T₂を構
成するN⁺層２２，２３，２３とは少しはなれた
位置に、２つのN⁺層２７，２８が互いに離間し
て形成されている。半導体基板２１表面上には、
前記２つのN⁺層２７，２８をつなぐような位置
に、絶縁膜２９を介して、やはりPolySi等から
なる電極３０が形成されている。そして、この電
極３０をゲート、N⁺層２７をソース、N⁺層２８
をドレインとしてMOS型のFETが形成されるの
であるが、ここでは、図にみるように、N⁺層２
７とN⁺層２８との間にＮチヤネル３１が形成さ
れており、これによつてこのFETはＮチヤネル、
デプレツシヨンMOSFET、すなわち、ノーマリ
イ・オンのトランジスタT₃となるのである。そ
して、このノーマリイ・オンのトランジスタT₃
の上にも保護膜を兼ねた絶縁層２６が形成されて
いることは言うまでもない。

このようにして形成されたノーマリイ・オンの
トランジスタT₃のソースであるN⁺層２７は先の
２つのFETT₂，T₂の共通のソースであるN⁺層２
２と、ドレインであるN⁺層２８は先の２つの
FETT₂，T₂のゲートである電極２５と、それぞ
れ、図中破線で示したように接続されている。

第１および第２の光電変換素子アレイDA₁，
DA₂を構成する１つずつの光電変換素子D₂およ
びD₃は、つぎのように構成されている。前記絶
層２６の表面上に、第１および第２の光電変換素
子アレイDA₁，DA₂を構成するのに必要な光電変
換素子D₂，D₃の数だけ（ここでは２つずつ）の
Ｐ型（第１導電型）Si単結晶薄膜３２，３３，３
３が形成されている。このように、絶縁層上にSi
単結晶薄膜３２や３３を形成する方法としては、
例えば、あらかじめSiの多結晶あるいはアモルフ
アス薄膜を形成しておいて、それにレーザを照射
して溶融させ、冷却して単結晶化する、いわゆ
る、レーザー溶融結晶化法等が挙げられるが、そ
れ以外の方法によることも可能である。以上のよ
うにして形成されたＰ型の各Si単結晶薄膜３２，
３２の表面には、Ｎ型（第２導電性）不純物を拡
散してＮ層３２ａ，３２ａが形成され、Si単結晶
薄膜３２，３２ののこりの部分であるＰ層３２
ｂ，３２ｂと、このＮ層３２ａ，３２ａとのPN
接合によつて光電変換素子D₂，D₂が形成されて
いる。２つの光電変換素子D₂，D₂の間には、左
側の光電変換素子D₂のＮ層３２ａと右側の光電
変換素子D₂のＰ層３２ｂとをつなぐ導電性朝膜
３４ａが形成されており、これによつて２つの光
電変換素子D₂，D₂が直列に接続されて、前記第
１の光電変換素子アレイDA₁が形成されている。
この第１の光電変換素子アレイDA₁の一方の末端
である左側の光電変換素子D₂のＰ層３２ｂは導
電性薄膜３４ｂによつて、FETT₂のゲートであ
る電極２５と接続されており、もう一方の末端で
ある右側の光電変換素子D₂のＮ層３２ａは導電
性薄膜３４ｃを介して、図にはあらわしていない
部分で、図中破線で示したように、２つの
FETTT₂，T₂のソースとなるN⁺層２２と接続さ
れている。そして、このことによつて、第１の光
電変換素子アレイDA₁が２つのFETT₂，T₂のゲ
ート・ソース間に、先のノーマリイ・オンのトラ
ンジスタT₃と並列に挿入されているのである。
なお、図中、３６，３６は絶縁性保護膜である。

一方、各Si単結晶薄膜３３，３３の表面にも、
同様にＮ型不純物を拡散して、Ｎ層３３ａ，３３
ａが形成されており、のこりの部分であるＰ層３
３ｂ，３３ｂと、このＮ層３３ａ，３３ａとの
PN接合によつて光電変換素子D₃，D₃が形成され
ている。なお、図中、３７，３７は、先の３６と
同様な絶縁性保護膜である。この２つの光電変換
素子D₃，D₃も、先の光電変換素子D₂，D₂と同様
に、導電性薄膜３５ａによつて直列に接続されて
おり、これによつて第２の光電変換素子アレイ
DA₂が形成されている。そして、第２の光電変換
素子アレイDA₂の一方の末端である左側の光電変
換素子D₃のＮ層３３ａが導電性薄膜３５ｂを介
してノーマリイ・オンのトランジスタT₃のゲー
トである電極３０と接続され、他方の末端である
右側の光電変換素子D₂のＰ層３３ｂが導電性薄
膜３５ｃを介して、図中破線で示したようにこの
ノーマリイ・オンのトランジスタT₃のドレンイ
であるN⁺層２８と接続されている。そして、こ
のことによつて、第２の光電変換素子アレイDA₂
がノーマリイ・オンのトランジスタT₃のゲー
ト・ソース間に挿入され、以上の構成によつて、
第４図の等価回路が形成されているのである。な
お、この実施例についても、基板の導電型が逆に
なれば、Ｐ型とＮ型の各層が逆になることは、他
の装置の場合と同様である。

つぎに、第２の発明について、実施例にもとづ
いて説明する。

この第２の発明は、第５図ａに一点鎖線で囲ん
だ部分であつて、図にみるようにFETT₄のゲー
ト・ソース間に挿入されて使用されるものであ
る。抵抗性素子Ｒとして、この実施例では、図に
みるように、FETのチヤネル抵抗（ピンチオフ
抵抗）を利用しているが、これは、拡散抵抗や多
結晶シリコン、アモルフアスシリコン等を用いた
薄膜抵抗、あるいは、ピンチ抵抗等、通常半導体
装置で用いられる他の抵抗性素子（高抵抗）であ
つても構わない。なお、抵抗性素子Ｒおよびノー
マリイ・オンのトランジスタT₅として、この実
施例では接合型FET（以下「JFET」と記す）を
用いているが、このようなJFETは、第１および
第２の光電変換素子アレイの形成時にも損傷を受
けにくいものである。

以上のような回路では、光遮蔽断時には、ノー
マリイ・オンのトランジスタT₅および第２の光
電変換素子アレイDA₄上に残る電荷をも抵抗性素
子Ｒによつて速やかに放電させることができて、
ノーマリイ・オンのトランジスタT₅をすみやか
に短絡状態とすることができるため、先の第４図
の実施例の場合よりもさらにすみやかにFETT₄
を遮断できるようになるのである。

この第５図ａの実施例の具体的構成は、第６図
のようになつている。すなわち、Ｐ型（第１導電
型）の半導体基板５１の表面に、Ｎ型（第２導電
型）不純物領域であるＮ層５２，５３が互いに離
間して形成されている。Ｎ層５２内の表面には、
P⁺層５４が形成され、このP⁺層５４をはさむよ
うに、かつ、このP⁺層５４と接触しないように、
２つのN⁺層５５，５６が形成されている。P⁺層
５４は、図中破線で示したように半導体基板５１
と接続されており、これによつて半導体基板５１
とP⁺層５４とは同電位となつている。そして、
この同電位となつたP⁺層５４および半導体基板
５１をゲート、この両者にはさまれたＮ層５２を
チヤネル、N⁺層５５をドレイン、N⁺層５６をソ
ースソースとしてJFET、すなわち、ノーマリ
イ・オンのトランジスタT₅が形成されている。
一方、Ｎ層５３内の表面にも、先のＮ層５２と同
様に、１つのP⁺層５７と２つのN⁺層５８，５９
が形成されている。そして、先のノーマリイ・オ
ンのトランジスタT₅と同様に、P⁺５７および半
導体基板５１をゲート、この両者にはさまれたＮ
層５３をチヤネル、N⁺層５８をドレイン、N⁺層
５９をソースとして、JFETが形成されているの
であるが、このJFETでは、ゲートおよびソース
が１つの電極６０によつて、第５図ａに示したよ
うに接続されていて、先述した抵抗性素子Ｒが形
成されているのである。

このようにして、ノーマリイ・オンのトランジ
スタT₅と抵抗素子Ｒとが形成された半導体基板
５１表面上には、さらに、絶縁層６１が、この半
導体基板５１全面にわたつて形成されている。そ
して、この絶縁層６１の上に、第および第２の２
つの光電変換素子アレイDA₃，DA₄が形成される
ことで、この実施例は構成されている。なお、こ
の実施例において、以上２つの光電変換素子アレ
イDA₃，DA₄を構成するのに用いられる光電変換
素子は、図にみるように、PIN型のものである。
すなわち、前記絶縁層６１上に光電変換素子アレ
イに必要な光電変換素子の数だけの導電性薄膜６
２…が形成され、さらに、その上にＮ層６３、Ｉ
層６４、Ｐ層６５が積層され、最後にその上に透
明導電膜６６が設けられていて、この透明導電膜
６６の一端が、隣接する光電変換素子の導電性薄
膜６２と接触しており、このことによつて各光電
変換素子が直列に接続されているものである。こ
のような光電変換素子を形成する各層は、図１の
場合のようにアモルフアスシリコンであつてもよ
いし、先の実施例のようにレーザー溶融化結晶法
によつて形成されたSi単結晶であつてもかまわな
い。また、この実施例では、地下である絶縁層６
１のさらに下に形成されているノーマリイ・オン
のFETT₅や抵抗性素子Ｒが、先述したように、
損傷を受けにくいものであるため、以上２つの方
法によらず、その他の方法によつて光電変換素子
を形成することもできる。

以上のような２つの光電変換素子アレイのう
ち、第２の光電変換素子アレイDA₄は、その一方
の末端である左はしの光電変換素子の透明導電膜
６６が、図にみるように、ノーマリイ・オンのト
ランジスタT₅のソースであるN⁺層５６および抵
抗性素子ＲのドレインであるN⁺層５８と接続さ
れている。もう一方の末端である右はしの光電変
換素子の導電性薄膜６２は、図にみるように、ノ
ーマリイ・オンのトランジスタT₅のゲートであ
るP⁺層５４、抵抗性素子Ｒのゲート・ソース間
をつなぐ電極６０および半導体基板５１と接続さ
れており、このことによつて、第５図ａの回路の
うち、第２の光電変換素子アレイDA₄、ノーマリ
イ・オンのトランジスタT₅および抵抗性素子Ｒ
からなる部分が構成される。そして、このあと、
以上の部分を、第１の光電変換素子アレイDA₃お
よびFETT₄と接続すれば、第５図ａの回路が完
成するのである。以上のようにして、ノーマリ
イ・オンのトランジスタT₅、第１および第２の
光電変換素子アレイDA₃，DA₄ならびに抵抗性素
子Ｒが集積された半導体基板の表面には、さら
に、必要に応じて、図のように、絶縁性保護膜６
８を形成することもできる。

以上の実施例では、基板がＰ型であつたため、
第１導電型がＰ型で、第２導電型がＮ型であつた
が、基板がＮ型であれば、第１導電型がＮ型で第
２導電型がＰ型になることは、いうまでもない。
その場合には、ノーマリイ・オンのトランジスタ
T₅や抵抗性素子Ｒは、この実施例のようなＮ−
チヤネルのJFETではなく、Ｐ−チヤネルの
JFETとなる。そして、このようなＰチヤネルの
JFETを使用する場合には、等価回路として、第
５図ｂに示したような回路となるように各素子を
接続してやれば、Ｎ−チヤネルのJFETを使用し
たときの第５図ａの回路、すなわち、この実施例
と同様の働きをさせることができる。

つぎに、第７図の実施例について説明する。こ
の実施例は、先の第６図の実施例と、基本的な構
成は、ほとんどかわらない。すなわち、半導体基
板に、ノーマリイ・オンのトランジスタT₅およ
び抵抗性素子Ｒとなる２つのJFETが形成され、
その上に、絶縁層６１を介して、２つの光電変換
素子アレイDA₃，DA₄が集積され、各素子が接続
されてなるものである。したがつて、この実施例
を等価回路であらわせば、やはり、第５図ａの回
路となる。そして、この実施例では、前記ノーマ
リイ・オンのトランジスタT₅および抵抗性素子
ＲとなるJFETの構造に関する部分が先の第６図
の実施例と異なつている。

すなわち、先の第６図の実施例では、このよう
なJFETは、Ｐ型の半導体基板５１上にＮ層５
２，５３およびP⁺層５４，５７を、この順に拡
散したもの、つまり、二重拡散型のものであつた
が、この実施例では、図にみるように、JFETの
チヤネル領域を、エピタキシヤル成長によつて形
成している。このようにチヤネル領域をエピタキ
ヤル成長によつて形成するのは、二重拡散によつ
ては容易ではなかつた不純物の濃度の制御が、エ
ピタキシヤル成長では簡単に行え、それによつて
JFETのピンチオフ電圧を希望する価に設定する
ことが可能となるからである。このようなエピタ
キシヤル成長によるチヤネル領域の形成は、たと
えば、つぎのようにして行われる。

まず、Ｐ型（第１導電型）の半導体層５１′を
用意する。つぎに、この半導体層５１′の上に、
エピタキシヤル成長によつてＮ型（第２導電型）
のエピタキヤル成長層を形成する。そして、この
エピタキシヤル成長層にＰ型不純物を拡散して
P⁺層６９…を形成すれば、それによつて前記エ
ピタキシヤル成長層が複数のＮ層５２′，５３′…
に分離されるのである。

このようにして、分散形成されたＮ層５２′，
５３′以外の部分は、前述したように、先の第６
図の実施例とほぼ同じである。すなわち、Ｎ層５
２′の表面には、１つのP⁺層５４と２つのN⁺層
５５，５６が互いに離間して形成されており、こ
れによつてノーマリイ・オンのトランジスタT₅
が形成さている。Ｎ層５３′の表面には、同じく、
１つのP⁺層５７と２つのN⁺層５８，５９とが互
いに離間して形成されていて、そのP⁺層５７と
N⁺層５９とが電極６０によつて接続されチヤネ
ル抵抗を利用した抵抗性素子Ｒが形成されてい
る。そして、その上に絶縁６１を介して第１およ
び第２の光電変換関素子アレイDA₃，DA₄が形成
され、これらの各素子と、さらに、図にはあらわ
していない別の半導体基板上に形成された
FETT₄とが接続されて、第５図ａの回路が構成
されるのである。

なお、この実施例でも、第６図の実施例のよう
に絶縁性保護膜６８を半導体基板の表面に設ける
ようにしても構わない。また、この実施例におい
ても、基板の導電型が逆になれば、Ｐ型とＮ型の
各層が逆になることは、第６図の実施例と同様で
ある。そして、そのときには、先の実施例と同様
に、各素子を第５図ｂの回路と等価になるように
接続してやればよい。

つぎに、第８図の実施例について説明する。な
お、この実施例では、ノーマリイ・オンのトラン
ジスタT₅および抵抗性素子Ｒとして働くJFETが
Ｐチヤネル型であるので、第５図ａの回路ではな
く、第５図ｂ中の鎖線で囲んだ部分の回路と等価
であるが、それ以外の構成は先の２つの実施例と
ほぼかわらない。すなわち、ノーマリイ・オンの
トランジスタT₅と抵抗性素子Ｒとが形成された
半導体基板上に、絶縁層６１を介して、第１およ
び第２の光電変換素子アレイDA₃，DA₄が形成さ
れてなるものである。したがつて、以下では、先
の２つの実施例との相違点のみ説明する。

Ｐ型（第１導電型）の半導体層５１′上にＮ型
（第２導電型）のエピタキシヤル成長層が形成さ
れ、それが、Ｐ型不純物領域であるP⁺層６９…
によつて島状に分離されている複数のＮ層５２′，
５３′，…となつている。Ｎ層５２′の表面にはＰ
層７０が形成されており、このＰ層７０内の表面
には、さらに、１つのN⁺層７１と２つのP⁺層７
２，７３と互いに離間して形成されている。Ｐ層
７０外のＮ層５２′の表面には、このＰ層７０と
接触しないように、N⁺層７４が形成されている。
そして、図中破線で示したように、このN⁺層７
４と、Ｐ層７０内のN⁺層７１とが接続されてお
り、それによつてこのN⁺層７１とＮ層５２′とを
ゲート、この両者にはさまれたＰ層７０をチヤネ
ル、P⁺層７２をドレイン、P⁺層７３をソースと
してJFET、すなわち、ノーマリイ・オンのトラ
ンジスタT₅が形成されている。一方Ｎ層５３′内
の表面にもＰ層７５と、それと離間したN⁺層７
４とが形成されている。Ｐ層７５内の表面には、
さらに、１つのN⁺層７６と２つのP⁺層７７，７
８とが、先のＰ層７０の場合と同様にして配列さ
れている。そして、先のノーマリイ・オンのトラ
ンジスタT₅と同様に、N⁺層７６およびＮ層５
３′をゲート、この両者にはさまれたＰ層７５を
チヤネル、P⁺層７７をドレイン、P⁺層７８をソ
ースとして、JFETが形成されているのである
が、このJFETは、ゲートおよびソースが１つの
電極６０によつて、第５図ｂに示したように接続
されていて、抵抗性素子Ｒとして使用されるよう
になつている。

以上のように、この実施例では、半導体基板上
に島状に分離形成されたＮ層５２′，５３′内に、
さらに、二重拡散によつてノーマリイ・オンのト
ランジスタT₅や抵抗性素子ＲとなるJFETを形成
しており、各JFETは、前記Ｎ層５２′，５３′内
だけで構成されるようになつている。したがつ
て、この実施例では、先の２つの実施例（すなわ
ち、基板自体をも素子の一部として使用するも
の）のように、基板自体の電位が、JFETの動作
に伴つて変化してしまうことなく、基板自体、つ
まり、半導体層５１′やP⁺層６９…等は常に一定
の電位状態を保つことができる。このため、先の
２つの実施例では、同一基板上にその他の素子、
たとえば、FETT₄等を形成することができなか
つたのに対し、この実施例ではFETT₄等を同一
基板上に形成することができるようになつている
のである。このように、この実施例では、ノーマ
リイ・オンのFETT₅や抵抗性素子Ｒと同一基板
上に、その他の素子、たとえば、FETT₄をも形
成することができるため、素子数が第１および第
２の実施例よりも多いにもかかわらず、部品数や
工程は極端に増加することがなく、しかも動作は
第６図や第７図と同様のものが得られる。

これまでは、これら２つの発明の半導体装置に
ついて、以上４つの実施例にもとづいて説明して
きたが、これら発明の構成は、以上の実施例に限
られるものではない。たとえば、光電変換素子ア
レイは、以上の実施例のように、FETやノーマ
リイ・オンのトランジスタの直上に設けられる必
要はなく、絶縁層上の、FETやノーマリイ・オ
ンのトランジスタからはずれた位置に設けられる
ようであつても構わない。また、光電変換素子ア
レイとして、第１の発明の実施例では２つの、第
２の発明の３つの実施例では３つの光電変換素子
が、それぞれ直列に接続されたものを使用してい
るが、この光電変換素子の数は少なくとも２つ以
上あれば、いくつであつてもかまわない。このよ
うに光電変換素子を、少なくとも２つ以上直列に
接続した光電変換素子アレイとして用いなければ
ならないのは、次のような理由からである。

(1) FET（T₁，T₂およびT₄）をある程度以上低
抵抗にする、すなわち、導通状態とするために
は、そのFETのゲートスレツシユホールド電
極よりも1V程高いゲート電圧を必要とする。

(2) ノーマリイ・オンのトランジスタ（T₃，T₅
等）では、一般に、そのゲートスレツシヨホー
ルド電極よりも低い電極でもサブスレツシユホ
ールド電流が流れているため、これをリーク電
流程度まで下げる、すなわち、ほぼ完全に遮断
するためには、600ｍＶ以上のゲート電圧を必
要とする。

(3) 不純物半導体薄膜のPIN接合あるいはPN接
合１つでは以上(1)、(2)項を満足する十分な電圧
が得られない。

以上のような理由から、これらの発明では、光
電変換素子を２つ以上直列に接続して１単位の光
電変換素子の出力を加算し、FETやノーマリ
イ・オンのトランジスタを完全に作動できるだけ
の出力を作ることのできる光電変換素子アレイを
形成してやることが不可欠となるのである。ま
た、この光電変換素子を直列に接続するにあたつ
ては、以上の実施例のように各光電変換素子の出
力電極同士を接続したり、１つの電極で兼用した
りしてもよいし、それ以上の方法として、たとえ
ば、先の実施例のようなPIN接合では、このPIN
単位をくりかえし積層して１つの素子とすること
もできる。以上の実施例では、このように構成さ
れた光電変換素子アレイの末端と、FETあるい
はノーマリイ・オンのトランジスタとの接続のた
めに、金属薄膜、透明導電膜等の導電性薄膜を使
用していたが、接続する相手によつてはＰ層ある
いはＮ層をそのまま延長して接続するようにして
もかまわない。また、以上の実施例では、絶縁層
上に形成される光電変換素子として、前述したよ
うに、アモルフアスシリコンや、レーザー溶融化
結晶法によるSi単結晶の薄膜を形成して使用して
いたが、下地であるFET等に損傷を与えないか、
あるいは、損傷を与えてもそれを回復できるので
あれば、Se、CdS等の他の材料を用いた光電変換
素子をしようとすることもできる。

第１図の装置では、FETとして、二重拡散型
のMOSFETを使用し、第１の発明の実施例で
は、FETあるいはノーマリイ・オンのトランジ
スタとして、通常のMOSFETを使用し、さら
に、第２の発明の実施例ではノーマリイ・オンの
トランジスタや低としてJFETを使用している
が、それぞれ、ちがつたタイプのFETを使用す
ることも可能である。このことは、光電変換素子
についても同様であつて、第２の発明の実施例に
PN接合型の光電変換素子を使用したり、第１の
発明の実施例にPIN接合型の光電変換素子を使用
したりすることもできる。また、これらの発明で
は、以上の実施例で用いられていない素子を同一
基板上に形成することもできる。回路構成も、そ
れらの素子を含んだものとすることもできる。

要するに、第１の発明では、電界効果トランジ
スタのゲート・ソース間に、少なくとも、第１の
光電変換素子アレイが挿入されていて、スイツチ
ング装置の受光部となる半導体装置であつて、第
１の光電変換素子アレイと並列に接続されたノー
マリイ・オンのトランジスタと、このノーマリ
イ・オンのトランジスタのゲート・ソース間に挿
入された第２の光電変換素子アレイとをも備えて
おり、前記ノーマリイ・オンのトランジスタが前
記電界効果トランジスタと同一の半導体基板に形
成されているとともに、第１および第２の光電変
換素子アレイがこの半導体基板上に形成された絶
縁層の上に形成されており、第２の発明では、第
１の光電変換素子アレイとノーマリイ・オンのト
ランジスタとが並列に接続されているとともに、
このノーマリイ・オンのトランジスタのゲート・
ソース間には、第２の光電変換素子アレイと、前
記ノーマリイ・オンのトランジスタの蓄積電荷を
放電するための抵抗性素子とが並列に接続されて
おり、電界効果トランジスタのゲート・ソース間
に挿入されてスイツチング装置の受光部となる半
導体装置であつて、前記第１および第２の光電変
換素子アレイが、少なくとも前記ノーマリイ・オ
ンのトランジスタが形成された半導体基板上に、
絶縁層を介して形成されているのであれば、その
他の構成は特に限定されないのである。

〔発明の効果〕

以上に述べた第１の発明は、下記の効果を奏す
る。

Ａスイツチング素子であるFETのスイツチン
グ動作が速やかで安定する。

光遮断時にノーマリイ・オンのトランジスタ
が導通してFETのゲート・ソース間は短絡さ
れるようになり、その結果、残留電荷が速やか
に放電されてFETが速やかに動作し、また、
FETのドレイン又はソースに入力するトラン
ジエント雑音、信号による誤動作が妨げるとと
もに光照射時に光量が十分でない場合に両トラ
ンジスタがオンでもオフでもない状態となるこ
とが防止できFETの動作は安定したものとな
る。

Ｂ集積度が高くても製造工程は複雑化せず容易
に製造できる。

ノーマリイ・オントランジスタとFETがか
なりの部分共通の工程で製造でき、第１、２の
光電変換素子アレイも共通の工程で作り込める
からである。

Ｃ素子数が多くとも組み立て工程数・部品点数
が少ないためコストが低くなると同時に信頼性
が高まる。

FET、ノーマリイ・オンのトランジスタが
形成されている半導体基板上に第１、第２の光
電変換素子アレイが設けられており、多数の工
程や部品を必要とせず組み立て費用が安く、低
コストとなる。勿論、高価なDI基板を使う必
要もない。

部品点数の個々の不良率の和が普通装置の不
良率であるから、部品点数が少ないと不良率は
低くなり、また、各組み立て工程の個々の損傷
率の和が普通装置の不良率であるから、組み立
て工程が少ないほど不良率が低くなる。

Ｄ第１、第２の両光電変換素子アレイには共に
出力電圧の低下が防止されるために実用的な装
置と言える。

FETやノーマリイ・オンのトランジスタが
形成されている半導体基板上に絶縁層を介して
第１、第２の光電変換素子アレイが設けられて
いて、光電変換素子アレイの出力リークが起こ
り難いのである。

Ｅスイツチング素子であるFETの静電気破壊
が確実に妨げる。

装置製造後の半導体基板の切り出しの際に既
にFETのゲート・ソース間にはノーマリイ・
オンのトランジスタで短絡状態にあるため、静
電気による絶縁ゲートの破壊は全く起こらなく
なると言つて過言ではない。

そして、第２の発明は、下記の効果を奏する。

ａスイツチング素子であるFETの動作が速や
かで安定している。

光遮断時にノーマリイ・オンのトランジスタ
が導通してFETのゲート・ソース間短絡され
るようになり、その結果、残留電荷が速やかに
放電されてFETが速やかに動作し、また、
FETのドレイン又はソースに入力するトラン
ジエツト雑音、信号による誤動作が防げるとと
もに光照射時に光量が十分でない場合に両トラ
ンジスタがオンでもオフでもない状態となるこ
とが防止できFETの動作が安定したものとな
る。

ノーマリイ・オンのトランジスタが作り込ま
れた半導体基板の上に第１、２の両光電変換素
子アレイが共通の工程で作り込めるからであ
る。

ｃ素子数が多くても組み立て工程数・部品点数
が少ないためコストが低くなり、信頼性が高ま
る。

ノーマリイ・オンのトランジスタが形成され
ている半導体基板上に第１、第２の光電変換素
子アレイが設けられており、多数の工程や部品
を必要としないのである。勿論、高価なDI基
板を使う必要はない。

部品点数の個々の不良率の和が装置としての
不良率であるから、部品点数が少ないほど不良
率は低くなるし、各組み立て工程の個々の損傷
率の和が装置としての不良率であるから、組み
立て工程が少ないほど不良率は低くなる。

ｄ第１、第２の両光電変換素子アレイは共に出
力電圧の低下が防止されるために実用的な装置
と言える。

ノーマリイ・オンのトランジスタが形成され
ている半導体基板上に両第１、第２の光電変換
素子アレイが絶縁層を介して設けらていて、光
電変換素子アレイの出力リークが起こり難いの
である。

ｅ光遮断時の動作が非常に高速である。

光遮断時、ノーマリイ・オンのトランジスタ
の蓄積電荷が抵抗性素子で速やかに放電されノ
ーマリイ・オンのトランジスタが直ちに導通す
るからである。

【図面の簡単な説明】

第１図は、この発明の基礎となる半導体装置の
具体的構造をあらわす説明図、第２図は、スイツ
チング装置の一般的な構成をあらわす回路図、第
３図は第１の発明の半導体装置の実施例の構造を
あらわす説明図、第４図は、この実施例の等価回
路図、第５図ａ，ｂは、それぞれ第２の発明の実
施例の等価回路図、第６図は、この実施例の要部
の構造をあらわす説明図、第７図および第８図
は、それぞれ、さらに別の実施例の要部をあらわ
す説明図である。 T₁，T₂，T₄……電界高価トランジスタ、
DA₁，DA₂，DA₃，DA₄……光電変換素子アレ
イ、１，２１，５１……半導体基板、７，２６，
６１……絶縁層。

Claims

【特許請求の範囲】１電界効果トランジスタのゲート・ソース間
に、少なくとも、第１の光電変換素子アレイが挿
入されていて、スイツチング装置の受光部となる
半導体装置であつて、第１の光電変換素子アレイ
と並列に接続されたノーマリイ・オンのトランジ
スタと、このノーマリイ・オンのトランジスタの
ゲート・ソース間に挿入された第２の光電変換素
子アレイとをも備えており、前記ノーマリイ・オ
ンのトランジスタが前記電界効果トランジスタと
同一の半導体基板に形成されているとともに、第
１および第２の光電変換素子アレイがこの半導体
基板上に形成された絶縁層の上に形成されている
ことを特徴とする半導体装置。２第１の光電変換素子アレイとノーマリイ・オ
ンのトランジスタとが並列に接続されているとと
もに、このノーマリイ・オンのトランジスタのゲ
ート・ソース間には、第２の光電変換素子アレイ
と、前記ノーマリイ・オンのトランジスタの蓄積
電荷を放電するための抵抗性素子とが並列に接続
されており、電界効果トランジスタのゲート・ソ
ース間に挿入されてスイツチング装置の受光部と
なる半導体装置であつて、前記第１および第２の
光電変換素子アレイが、少なくとも前記ノーマリ
イ・オンのトランジスタが形成された半導体基板
上に、絶縁層を介して形成されていることを特徴
とする半導体装置。