JPH0557735B2 - - Google Patents
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- JPH0557735B2 JPH0557735B2 JP62295671A JP29567187A JPH0557735B2 JP H0557735 B2 JPH0557735 B2 JP H0557735B2 JP 62295671 A JP62295671 A JP 62295671A JP 29567187 A JP29567187 A JP 29567187A JP H0557735 B2 JPH0557735 B2 JP H0557735B2
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- silicon
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えばMOS FET等の半導体装
置の製造方法に関するもので、特に拡散層上に高
融点金属層を選択成長させて形成し、浅く且つシ
ート抵抗の低い拡散層を形成するための半導体装
置の製造方法に関する。
置の製造方法に関するもので、特に拡散層上に高
融点金属層を選択成長させて形成し、浅く且つシ
ート抵抗の低い拡散層を形成するための半導体装
置の製造方法に関する。
（従来の技術）
近年、半導体素子の微細化によるLSIの高集積
化および高性能化を図るために、浅く且つシート
抵抗の低い拡散層の形成が要求されている。従
来、このような要素を満たせる半導体装置の製造
方法としては、拡散層上に高融点金属層を選択成
長させる方法が用いられている。すなわち、拡散
層を浅く形成しても上記高融点金属層により拡散
層のシート抵抗の低減を図れるようにしたもの
で、このような半導体装置は例えば第２図ａ〜ｆ
に示すような工程で形成される。第２図ａ〜ｆ
は、この種の半導体装置として、LDD構造を有
するCMOS型のMOS FETを例に取つて、その
製造工程を順次示している。まず、ａ図に示すよ
うに、ｎ型シリコン基板１の表面領域中にｐ型の
ウエル領域２を形成した後、LOCOS方により素
子分離領域３を形成する。続いて、Hlあるいは
Arを用いて希釈酸化を行ない、シリコン基板１
上およびウエル領域２上にゲート絶縁膜となる薄
い酸化膜４を形成する。次に、ｂ図に示すよう
に、LPCVD法により多結晶シリコン層５を4000
Å程度堆積形成する。次に、上記多結晶シリコン
層５をパターニングしてゲート電極５ａ，５ｂを
形成し、これらのゲート電極５ａ，５ｂをそれぞ
れマスクとしてｎチヤネル型MOS FETの形成
予定領域（ｎチヤネル領域）Qnに例えばリンを、
ｐチヤネル型MOS FETの形成予定領域（ｐチ
ヤネル領域）Qpに例えばボロンをそれぞれイオ
ン注入する。これによつて、ドレイン領域近傍に
おける電界集中緩和用の低濃度の拡散層６，６お
よび７，７が形成されｃ図に示すようになる。次
に、ｄ図に示すように、全面にCVD法を用いて
例えば厚さ1500Åのシリコン酸化膜８を堆積形成
する。引続き、異方性エツチングを行なつて上記
シリコン酸化膜８を除去し、ゲート電極５ａ，５
ｂの側壁部のみに上記シリコン酸化膜８ａ，８
ａ，８ｂ，８ｂを残存させる。そして、上記ゲー
ト電極５ａ、シリコン酸化膜８ａ，８ａ、および
上記ゲート電極５ｂ、シリコン酸化膜８ｂ，８ｂ
をマスクとして、ｎチヤネル領域Qnにはリン(p)
またはヒ素（As）をイオン注入し、ｐチヤネル
領域Qpにはボロン(B)またはフツ化ホウ素（BF2）
をそれぞれイオン注入た後、熱処理を行なつてソ
ース、ドレイン領域としての拡散層９，９，１
０，１０を形成する（ｅ図）。その後、希フツ化
水素（希HF）処理を施して上記多結晶シリコン
から成るゲート電極５ａ，５ｂ上およびソース、
ドレイン領域９，９，１０，１０上に残存されて
いる酸化膜を除去する。そして、550℃のアルゴ
ン（Ar）雰囲気中で、六フツ化タングステン
（WF6）とシリコンとを反応させることにより、
ソース、ドレイン領域９，９，１０，１０上およ
びゲート電極５ａ，５ｂ上にタングステシを選択
成長させてそれぞれタングステン層１１，１１，
…を形成する。その後、図示しないが、全面に層
間絶縁膜を形成し、各MOS FETのソース、ド
レイン領域およびゲート電極上にコンタクトホー
ルを開孔した後、例えばアルミ配線を行なつてソ
ース、ドレイン電極およびゲート電極を導出し、
パツシベーシヨン膜を形成してCMOS型のMOS
FETを有する半導体装置を完成する。
化および高性能化を図るために、浅く且つシート
抵抗の低い拡散層の形成が要求されている。従
来、このような要素を満たせる半導体装置の製造
方法としては、拡散層上に高融点金属層を選択成
長させる方法が用いられている。すなわち、拡散
層を浅く形成しても上記高融点金属層により拡散
層のシート抵抗の低減を図れるようにしたもの
で、このような半導体装置は例えば第２図ａ〜ｆ
に示すような工程で形成される。第２図ａ〜ｆ
は、この種の半導体装置として、LDD構造を有
するCMOS型のMOS FETを例に取つて、その
製造工程を順次示している。まず、ａ図に示すよ
うに、ｎ型シリコン基板１の表面領域中にｐ型の
ウエル領域２を形成した後、LOCOS方により素
子分離領域３を形成する。続いて、Hlあるいは
Arを用いて希釈酸化を行ない、シリコン基板１
上およびウエル領域２上にゲート絶縁膜となる薄
い酸化膜４を形成する。次に、ｂ図に示すよう
に、LPCVD法により多結晶シリコン層５を4000
Å程度堆積形成する。次に、上記多結晶シリコン
層５をパターニングしてゲート電極５ａ，５ｂを
形成し、これらのゲート電極５ａ，５ｂをそれぞ
れマスクとしてｎチヤネル型MOS FETの形成
予定領域（ｎチヤネル領域）Qnに例えばリンを、
ｐチヤネル型MOS FETの形成予定領域（ｐチ
ヤネル領域）Qpに例えばボロンをそれぞれイオ
ン注入する。これによつて、ドレイン領域近傍に
おける電界集中緩和用の低濃度の拡散層６，６お
よび７，７が形成されｃ図に示すようになる。次
に、ｄ図に示すように、全面にCVD法を用いて
例えば厚さ1500Åのシリコン酸化膜８を堆積形成
する。引続き、異方性エツチングを行なつて上記
シリコン酸化膜８を除去し、ゲート電極５ａ，５
ｂの側壁部のみに上記シリコン酸化膜８ａ，８
ａ，８ｂ，８ｂを残存させる。そして、上記ゲー
ト電極５ａ、シリコン酸化膜８ａ，８ａ、および
上記ゲート電極５ｂ、シリコン酸化膜８ｂ，８ｂ
をマスクとして、ｎチヤネル領域Qnにはリン(p)
またはヒ素（As）をイオン注入し、ｐチヤネル
領域Qpにはボロン(B)またはフツ化ホウ素（BF2）
をそれぞれイオン注入た後、熱処理を行なつてソ
ース、ドレイン領域としての拡散層９，９，１
０，１０を形成する（ｅ図）。その後、希フツ化
水素（希HF）処理を施して上記多結晶シリコン
から成るゲート電極５ａ，５ｂ上およびソース、
ドレイン領域９，９，１０，１０上に残存されて
いる酸化膜を除去する。そして、550℃のアルゴ
ン（Ar）雰囲気中で、六フツ化タングステン
（WF6）とシリコンとを反応させることにより、
ソース、ドレイン領域９，９，１０，１０上およ
びゲート電極５ａ，５ｂ上にタングステシを選択
成長させてそれぞれタングステン層１１，１１，
…を形成する。その後、図示しないが、全面に層
間絶縁膜を形成し、各MOS FETのソース、ド
レイン領域およびゲート電極上にコンタクトホー
ルを開孔した後、例えばアルミ配線を行なつてソ
ース、ドレイン電極およびゲート電極を導出し、
パツシベーシヨン膜を形成してCMOS型のMOS
FETを有する半導体装置を完成する。
しかし、上述したような製造方法では、ソー
ス、ドレイン領域としての拡散層９，９，１０，
１０のシート抵抗の低減のために使用した高融点
金属層１１が製造工程（選択成長時の製造条件）
のゆらぎ等により素子分離領域３とシリコン基板
１との界面に沿つて成長し、この高融点金属層１
１とシリコン基板１あるいはｐウエル領域２とが
短絡し、製造歩留りが低下する欠点がある。この
現象は上述したCMOS型のMOS FETの製造工
程に限らず、素子分離領域を有し、拡散層上に選
択成長によつて高融点金属層を形成する全ての半
導体装置において問題となつており、その対策が
望まれている。
ス、ドレイン領域としての拡散層９，９，１０，
１０のシート抵抗の低減のために使用した高融点
金属層１１が製造工程（選択成長時の製造条件）
のゆらぎ等により素子分離領域３とシリコン基板
１との界面に沿つて成長し、この高融点金属層１
１とシリコン基板１あるいはｐウエル領域２とが
短絡し、製造歩留りが低下する欠点がある。この
現象は上述したCMOS型のMOS FETの製造工
程に限らず、素子分離領域を有し、拡散層上に選
択成長によつて高融点金属層を形成する全ての半
導体装置において問題となつており、その対策が
望まれている。
（発明が解決しようとする問題点）
上述したように、従来の半導体装置の製造方法
では、高融点金属層が素子分離領域とシリコン基
板あるいはウエル領域との界面に沿つて成長し、
この高融点金属層とシリコン基板あるいはウエル
領域とが短絡して製造歩留りが低下する欠点があ
る。
では、高融点金属層が素子分離領域とシリコン基
板あるいはウエル領域との界面に沿つて成長し、
この高融点金属層とシリコン基板あるいはウエル
領域とが短絡して製造歩留りが低下する欠点があ
る。
従つて、この発明の目的は、拡散層上に高融点
金属層を選択成長させても、高融点金属層とシリ
コン基板あるいはウエル領域とが短絡するのを防
止でき、製造歩留りを向上できる半導体装置の製
造方法を提供することである。
金属層を選択成長させても、高融点金属層とシリ
コン基板あるいはウエル領域とが短絡するのを防
止でき、製造歩留りを向上できる半導体装置の製
造方法を提供することである。
［発明の構成〕
（問題点を解決するための手段と作用）
すなわち、この発明においては、上記の目的を
達成するために、第１導電型の半導体領域上に素
子分離領域を形成し、この半導体領域の表面領域
に前記素子分離領域に接した第２導電型の拡散層
を形成した後、前記素子分離領域と前記拡散層と
の界面上をマスクして前記拡散層上に高融点金属
を選択成長で形成し、前記素子分離領域と前記拡
散層との界面上におけるマスクした部分の前記拡
散層上にシリコンを選択成長させて第２導電型の
シリコン層を形成している。
達成するために、第１導電型の半導体領域上に素
子分離領域を形成し、この半導体領域の表面領域
に前記素子分離領域に接した第２導電型の拡散層
を形成した後、前記素子分離領域と前記拡散層と
の界面上をマスクして前記拡散層上に高融点金属
を選択成長で形成し、前記素子分離領域と前記拡
散層との界面上におけるマスクした部分の前記拡
散層上にシリコンを選択成長させて第２導電型の
シリコン層を形成している。
このような製造方法では、高融点金属が成長し
て問題となる素子分離領域と拡散層との界面上で
マスクした状態で高融点金属層を選択成長させ、
その後このマスクをすることによつて生じた高融
点金属層のオフセツト領域にシリコンを選択成長
させてシリコン層を形成しているので、素子分離
領域と拡散層の界面に高融点金属層が成長するこ
とがなく、高融点金属層とシリコン基板やウエル
領域とが短絡されるのを防止できる。
て問題となる素子分離領域と拡散層との界面上で
マスクした状態で高融点金属層を選択成長させ、
その後このマスクをすることによつて生じた高融
点金属層のオフセツト領域にシリコンを選択成長
させてシリコン層を形成しているので、素子分離
領域と拡散層の界面に高融点金属層が成長するこ
とがなく、高融点金属層とシリコン基板やウエル
領域とが短絡されるのを防止できる。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図ａ，ｂは、この発明の一実
施例に係わる半導体装置の製造方法について説明
するための製造工程の一部を示すもので、LDD
構造を有するCMOS型のMOS FETを例に取つ
て示している。第１図ａに至るまでの工程は、前
記第２図ａ〜ｅにおける従来の製造工程と同様で
ある。概略的に説明すると、ｎ型シリコン基板１
に周知の方法によりｐ型のウエル領域２および
LOCOS法を用いて素子分離領域３を形成した後、
多結晶シリコンを用いたセルフアラインプロセス
により、シリコン基板１上にｐチヤネル型MOS
FET、ウエル領域２上にｎチヤネル型MOS
FETをそれぞれ形成して第２図ｅに示したよう
な構成を得る。その後、第１図ａに示すように、
ソースあるいはドレイン領域としての拡散層９，
９，１０，１０上における素子分離領域３との界
面上に、幅1μｍ程度のマスク１２，１２を形成
する。このマスク材としては、例えばシリコン酸
化膜を用いれば良い。次に、550℃程度のアルゴ
ン（Ar）雰囲気中で、六フツ化タングステン
（WF6）とシリコン（Si）を反応させることによ
り、前記拡散層９，９，１０，１０上およびゲー
ト電極５ａ，５ｂ上にタングステン層１１，１
１，…を200Å程度の厚さに選択成長させる。そ
の後、前記マスク１２，１２を除去し、素子分離
領域３と高融点金属層１１との間にオフセツト領
域を形成する。次に、第１図ｂに示すように、例
えば選択気相成長法を用いて、前記素子分離領域
３と高融点金属層１１とのオフセツト領域にシリ
コン層１３，１４を200Å程度の厚さに選択成長
形成する。この際、前記各シリコン層１３，１４
はそれぞれ、その下の拡散層９，１０と同一導電
型である必要があるので、例えばH2ガス雰囲気
中でSiH2Cl2及びHClの反応ガスを圧力100torr、
温度900℃の条件で流し、ドーピングガスとして
ｎチヤネル領域QnにはPH3ガスを、ｐチヤネル
領域QpにはB2H6ガスをそれぞれ使用すればよ
い。これによつて、ｎ型の拡散層９上のシリコン
層１３はｎ型、ｐ型の拡散層９上のシリコン層１
４はｐ型となる。
して説明する。第１図ａ，ｂは、この発明の一実
施例に係わる半導体装置の製造方法について説明
するための製造工程の一部を示すもので、LDD
構造を有するCMOS型のMOS FETを例に取つ
て示している。第１図ａに至るまでの工程は、前
記第２図ａ〜ｅにおける従来の製造工程と同様で
ある。概略的に説明すると、ｎ型シリコン基板１
に周知の方法によりｐ型のウエル領域２および
LOCOS法を用いて素子分離領域３を形成した後、
多結晶シリコンを用いたセルフアラインプロセス
により、シリコン基板１上にｐチヤネル型MOS
FET、ウエル領域２上にｎチヤネル型MOS
FETをそれぞれ形成して第２図ｅに示したよう
な構成を得る。その後、第１図ａに示すように、
ソースあるいはドレイン領域としての拡散層９，
９，１０，１０上における素子分離領域３との界
面上に、幅1μｍ程度のマスク１２，１２を形成
する。このマスク材としては、例えばシリコン酸
化膜を用いれば良い。次に、550℃程度のアルゴ
ン（Ar）雰囲気中で、六フツ化タングステン
（WF6）とシリコン（Si）を反応させることによ
り、前記拡散層９，９，１０，１０上およびゲー
ト電極５ａ，５ｂ上にタングステン層１１，１
１，…を200Å程度の厚さに選択成長させる。そ
の後、前記マスク１２，１２を除去し、素子分離
領域３と高融点金属層１１との間にオフセツト領
域を形成する。次に、第１図ｂに示すように、例
えば選択気相成長法を用いて、前記素子分離領域
３と高融点金属層１１とのオフセツト領域にシリ
コン層１３，１４を200Å程度の厚さに選択成長
形成する。この際、前記各シリコン層１３，１４
はそれぞれ、その下の拡散層９，１０と同一導電
型である必要があるので、例えばH2ガス雰囲気
中でSiH2Cl2及びHClの反応ガスを圧力100torr、
温度900℃の条件で流し、ドーピングガスとして
ｎチヤネル領域QnにはPH3ガスを、ｐチヤネル
領域QpにはB2H6ガスをそれぞれ使用すればよ
い。これによつて、ｎ型の拡散層９上のシリコン
層１３はｎ型、ｐ型の拡散層９上のシリコン層１
４はｐ型となる。
このような製造方法によれば、高融点金属層１
１，１１…をソース、ドレイン領域９，９，１
０，１０上およびゲート電極５ａ，５ｂ上に選択
的に成長させて形成する際に、シリコン基板１あ
るいはウエル領域２と素子分離領域３との界面上
をマスクして行なうので、製造工程に多少のゆら
ぎが生じても高融点金属が素子分離領域３とシリ
コン基板１あるいはウエル領域２との界面に沿つ
て成長することがない。従つて、高融点金属層１
１，１１，…とシリコン基板１あるいはウエル領
域２とが短絡するという不良を防止でき、浅く且
つシート抵抗の低い拡散層９，９，１０，１０を
形成できる。これによつて、製造歩留りを向上で
きるとともに半導体素子の微細化によるLSIの高
集積化および高性能化が図れる。
１，１１…をソース、ドレイン領域９，９，１
０，１０上およびゲート電極５ａ，５ｂ上に選択
的に成長させて形成する際に、シリコン基板１あ
るいはウエル領域２と素子分離領域３との界面上
をマスクして行なうので、製造工程に多少のゆら
ぎが生じても高融点金属が素子分離領域３とシリ
コン基板１あるいはウエル領域２との界面に沿つ
て成長することがない。従つて、高融点金属層１
１，１１，…とシリコン基板１あるいはウエル領
域２とが短絡するという不良を防止でき、浅く且
つシート抵抗の低い拡散層９，９，１０，１０を
形成できる。これによつて、製造歩留りを向上で
きるとともに半導体素子の微細化によるLSIの高
集積化および高性能化が図れる。
なお、上記実施例では、LDD構造を有する
CMOS型のMOS FETの製造工程を例に取つて
説明したが、この発明は上述した実施例に限られ
るものではなく、素子分離領域を有し、拡散層上
に高融点金属層を選択成長させる工程を有する半
導体装置であれば全てに適用できる。また、高融
点金属としてタングステンを用いる場合を例に取
つて説明したが、チタン（Ti）、モリブデン
（Mo）、バナジウム(V)等を用いても良い。さら
に、拡散層上に形成するシリコン層を拡散層と同
じ導電型にするために、ドーピングガス中に不純
物を混入したが、シリコン層（不純物を導入して
いない）の形成後にイオン注入を行なつても良
い。また、単にシリコン層を形成するだけでも、
後の熱処理工程において拡散層中の不純物がシリ
コン層中に染み出して導入されるので、各シリコ
ン層はその下の拡散層と同一導電型となる。
CMOS型のMOS FETの製造工程を例に取つて
説明したが、この発明は上述した実施例に限られ
るものではなく、素子分離領域を有し、拡散層上
に高融点金属層を選択成長させる工程を有する半
導体装置であれば全てに適用できる。また、高融
点金属としてタングステンを用いる場合を例に取
つて説明したが、チタン（Ti）、モリブデン
（Mo）、バナジウム(V)等を用いても良い。さら
に、拡散層上に形成するシリコン層を拡散層と同
じ導電型にするために、ドーピングガス中に不純
物を混入したが、シリコン層（不純物を導入して
いない）の形成後にイオン注入を行なつても良
い。また、単にシリコン層を形成するだけでも、
後の熱処理工程において拡散層中の不純物がシリ
コン層中に染み出して導入されるので、各シリコ
ン層はその下の拡散層と同一導電型となる。
［発明の効果］
以上説明したようにこの発明によれば、拡散層
上に高融点金属層を選択成長させても高融点金属
層とシリコン基板あるいはウエル領域とが短絡す
るのを防止でき、製造歩留りを向上できる半導体
装置の製造方法が得られる。
上に高融点金属層を選択成長させても高融点金属
層とシリコン基板あるいはウエル領域とが短絡す
るのを防止でき、製造歩留りを向上できる半導体
装置の製造方法が得られる。
第１図はこの発明の一実施例に係わる半導体装
置の製造方法について説明するための断面図、第
２図は従来の半導体装置の製造方法について説明
するための断面図である。 １……シリコン基板、２……ウエル領域、３…
…素子分離領域、９，９，１０，１０……拡散層
（ソース、ドレイン領域）、１１，１１……高融点
金属層、１２……マスク（シリコン酸化膜）、１
３，１４……シリコン層。
置の製造方法について説明するための断面図、第
２図は従来の半導体装置の製造方法について説明
するための断面図である。 １……シリコン基板、２……ウエル領域、３…
…素子分離領域、９，９，１０，１０……拡散層
（ソース、ドレイン領域）、１１，１１……高融点
金属層、１２……マスク（シリコン酸化膜）、１
３，１４……シリコン層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体領域上に素子分離領域を
形成する工程と、この半導体領域の表面領域に前
記素子分離領域に接した第２導電型の拡散層を形
成する工程と、前記素子分離領域と前記拡散層と
の界面上をマスクして前記拡散層上に高融点金属
を選択成長させることにより前記拡散層のシート
抵抗を低減させるための高融点金属層を形成する
工程と、前記素子分離領域と前記拡散層との界面
上のマスクした部分の前記拡散層上にシリコンを
選択成長させて第２導電型のシリコン層を形成す
る工程とを具備することを特徴とする半導体装置
の製造方法。 ２ 前記半導体領域は、シリコン基板であること
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ３ 前記半導体領域は、シリコン基板中に形成さ
れたウエル領域であることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。 ４ 前記拡散層は、MOS FETのソースまたは
ドレイン領域であることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 ５ 前記高融点金属層は、タングステン、チタ
ン、モリブデン、あるいはバナジウムから成るこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 ６ 前記マスクは、シリコン酸化膜から成ること
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ７ 前記第２導電型のシリコン層は、前記拡散層
上の前記素子分離領域との界面上にシリコンを選
択成長させて形成したシリコン層に、後の熱処理
工程において前記拡散層中の不純物が導入される
ことにより形成されるものであることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造
方法。 ８ 前記第２導電型のシリコン層の形成は、前記
拡散層上にシリコンを選択成長させる際に、反応
ガス中に第２導電型を形成する不純物を混入する
ことにより形成するものであることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方
法。 ９ 前記第２導電型のシリコン層の形成は、前記
拡散層上にシリコン層を選択成長させた後に、第
２導電型を形成する不純物をイオン注入して形成
するものであることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295671A JPH01136371A (ja) | 1987-11-24 | 1987-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295671A JPH01136371A (ja) | 1987-11-24 | 1987-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01136371A JPH01136371A (ja) | 1989-05-29 |
| JPH0557735B2 true JPH0557735B2 (ja) | 1993-08-24 |
Family
ID=17823679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295671A Granted JPH01136371A (ja) | 1987-11-24 | 1987-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01136371A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574495B2 (ja) * | 1989-09-28 | 1997-01-22 | 工業技術院長 | 炭素微小電極及びその製造方法 |
-
1987
- 1987-11-24 JP JP62295671A patent/JPH01136371A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01136371A (ja) | 1989-05-29 |
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