JPH0773127B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0773127B2 JPH0773127B2 JP61019334A JP1933486A JPH0773127B2 JP H0773127 B2 JPH0773127 B2 JP H0773127B2 JP 61019334 A JP61019334 A JP 61019334A JP 1933486 A JP1933486 A JP 1933486A JP H0773127 B2 JPH0773127 B2 JP H0773127B2
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- JP
- Japan
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- insulating film
- source
- film
- forming
- gate electrode
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に係り、特にMOS型半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
1970年代以降、特に半導体装置の高集積化への傾向は強
まる一方であり、超大規模集積回路（超LSI）へと進歩
し、１つの半導体チップ上に数百万個以上の素子が集積
せしめられるにいたっている。
まる一方であり、超大規模集積回路（超LSI）へと進歩
し、１つの半導体チップ上に数百万個以上の素子が集積
せしめられるにいたっている。
ところで、集積回路の高集積化は素子の微細化によって
実現される。素子の微細化、高集積化に伴い、配線は細
くかつ薄くなり、配線長は長くなる傾向にある。一方、
PN接合の深さについても浅く形成され、また、ゲート電
極やソース拡散層、ドレイン拡散層等と金属配線層との
間で電気的接続を行なうためのコンタクト面積も縮小化
の傾向にあり、配線抵抗は高くなる一方である。このよ
うな配線抵抗の増加は集積回路の高速化への大きな障害
となっている。
実現される。素子の微細化、高集積化に伴い、配線は細
くかつ薄くなり、配線長は長くなる傾向にある。一方、
PN接合の深さについても浅く形成され、また、ゲート電
極やソース拡散層、ドレイン拡散層等と金属配線層との
間で電気的接続を行なうためのコンタクト面積も縮小化
の傾向にあり、配線抵抗は高くなる一方である。このよ
うな配線抵抗の増加は集積回路の高速化への大きな障害
となっている。
そこで、最近、低抵抗の金属膜を気相成長法によってゲ
ート電極上やソース・ドレイン拡散層上に選択的に形成
し、配線抵抗を下げる方法が試みられている。
ート電極上やソース・ドレイン拡散層上に選択的に形成
し、配線抵抗を下げる方法が試みられている。
この１例として、例えば六弗化タングステン（WF6）ガ
スを用いた気相成長法によりソース・ドレインおよびゲ
ート電極上にタングステン（Ｗ）膜を選択的に形成する
試みがなされている。
スを用いた気相成長法によりソース・ドレインおよびゲ
ート電極上にタングステン（Ｗ）膜を選択的に形成する
試みがなされている。
この方法では、例えば、まず第３図（ａ）に示す如く、
Ｐ型のシリコン基板51上にフィールド酸化膜52を形成し
た後、ゲート酸化膜53を介して高濃度にリンドープした
多結晶シリコン膜を形成しパターニングすることにより
ゲート電極54を形成し、該ゲート電極とフィールド酸化
膜とをマスクとして、加速電圧40keV、注入量１×1014/
cm2でリンイオン（P+）をイオン注入し、ソース・ドレ
イン領域に浅いn-拡散層55a,55bを形成する。
Ｐ型のシリコン基板51上にフィールド酸化膜52を形成し
た後、ゲート酸化膜53を介して高濃度にリンドープした
多結晶シリコン膜を形成しパターニングすることにより
ゲート電極54を形成し、該ゲート電極とフィールド酸化
膜とをマスクとして、加速電圧40keV、注入量１×1014/
cm2でリンイオン（P+）をイオン注入し、ソース・ドレ
イン領域に浅いn-拡散層55a,55bを形成する。
次いで、第３図（ｂ）に示す如くCVD法により基板表面
全体に厚さ0.3μｍの酸化シリコン膜（絶縁膜）56を堆
積する。
全体に厚さ0.3μｍの酸化シリコン膜（絶縁膜）56を堆
積する。
更に、フレオン系ガスを用いた反応性イオンエッチング
で垂直方向のみ異方的にエッチングし、ゲート電極54の
側壁の酸化シリコン膜56のみを残留せしめる。
で垂直方向のみ異方的にエッチングし、ゲート電極54の
側壁の酸化シリコン膜56のみを残留せしめる。
続いて、第３図（ｃ）に示す如く加速電圧50keV、注入
量１×1016/cm2で砒素イオン（As+）をイオン注入し、
ソース・ドレイン領域に深いn+拡散層57a,57bを形成す
る。
量１×1016/cm2で砒素イオン（As+）をイオン注入し、
ソース・ドレイン領域に深いn+拡散層57a,57bを形成す
る。
この後、第３図（ｄ）に示す如く、WF6ガスとアルゴン
（Ar）ガスまたは、WF6ガスと水素（H2）ガスとを用い
た、選択的気相成長法により、ゲート電極およびソース
・ドレイン領域上にタングステン膜58を成長せしめる。
このとき、タングステンが、フィールド酸化膜又はゲー
ト酸化膜を構成する酸化シリコン膜とゲートおよびソー
ス・ドレインを構成するシリコン層との界面（SiO2/Si
界面）に沿って喰い込むように成長し、拡散層と基板と
の間のPN接合のリーク電流が増大したり、極端な場合に
は短絡を生じる等の問題があり、素子の微細化への適応
ができないという問題があった。
（Ar）ガスまたは、WF6ガスと水素（H2）ガスとを用い
た、選択的気相成長法により、ゲート電極およびソース
・ドレイン領域上にタングステン膜58を成長せしめる。
このとき、タングステンが、フィールド酸化膜又はゲー
ト酸化膜を構成する酸化シリコン膜とゲートおよびソー
ス・ドレインを構成するシリコン層との界面（SiO2/Si
界面）に沿って喰い込むように成長し、拡散層と基板と
の間のPN接合のリーク電流が増大したり、極端な場合に
は短絡を生じる等の問題があり、素子の微細化への適応
ができないという問題があった。
また、このようなタングステンのSiO2/Si界面への喰い
込みによる接合特性の劣化を防止するように、タングス
テンの気相成長条件を設定すると、第３図（ｅ）に示す
如くSiO2/SiよりもSiO2上にタングステンがはい上がる
ように成長しソース・ドレインとゲートとが短絡すると
いう問題が生じ、いずれにしても、素子の微細化に際し
ては解決し得ない問題をかかえていた。
込みによる接合特性の劣化を防止するように、タングス
テンの気相成長条件を設定すると、第３図（ｅ）に示す
如くSiO2/SiよりもSiO2上にタングステンがはい上がる
ように成長しソース・ドレインとゲートとが短絡すると
いう問題が生じ、いずれにしても、素子の微細化に際し
ては解決し得ない問題をかかえていた。
本発明は、前記実情に鑑みてなされたもので、接合特性
を劣化させることなく、高集積化および高速化をはかる
ことができると共に信頼性の高いMOS型半導体装置を提
供することを目的とする。
を劣化させることなく、高集積化および高速化をはかる
ことができると共に信頼性の高いMOS型半導体装置を提
供することを目的とする。
そこで本発明は、MOS型半導体装置において、ソース・
ドレイン領域へのコンタクト抵抗の低減のための高融点
金属膜の形成に先立ち、ゲート電極を被覆するように絶
縁膜を形成しておき、選択CVD法により該高融点金属膜
が、ゲート電極の側壁を被覆する前記絶縁膜上にはい上
がるように形成するもので、この後、更に絶縁膜を形成
し、この絶縁膜にコンタクトホールを形成し、該コンタ
クトホール、上記ゲート電極、ソース・ドレイン領域へ
の配線を形成するようにしている。
ドレイン領域へのコンタクト抵抗の低減のための高融点
金属膜の形成に先立ち、ゲート電極を被覆するように絶
縁膜を形成しておき、選択CVD法により該高融点金属膜
が、ゲート電極の側壁を被覆する前記絶縁膜上にはい上
がるように形成するもので、この後、更に絶縁膜を形成
し、この絶縁膜にコンタクトホールを形成し、該コンタ
クトホール、上記ゲート電極、ソース・ドレイン領域へ
の配線を形成するようにしている。
すなわち、まず、素子分離を行ない、所定の素子形成領
域を形成した後、ゲート酸化膜、ゲート電極を形成す
る。
域を形成した後、ゲート酸化膜、ゲート電極を形成す
る。
次いで、該ゲート電極を被覆するように絶縁膜を形成し
た後、これにソース・ドレイン領域形成用の拡散窓を開
孔し、不純物拡散により、ソース・ドレイン領域を形成
する。
た後、これにソース・ドレイン領域形成用の拡散窓を開
孔し、不純物拡散により、ソース・ドレイン領域を形成
する。
この後、例えば選択CVD法により、周辺の絶縁膜上にま
ではい上がるように、ソース・ドレイン領域上に高融点
金属膜を形成する。
ではい上がるように、ソース・ドレイン領域上に高融点
金属膜を形成する。
そして更に、この上層に絶縁膜を形成し、コンタクトホ
ールを穿孔し、夫々ゲート電極と該高融点金属すなわち
ソース・ドレイン領域に接触するように配線を形成す
る。
ールを穿孔し、夫々ゲート電極と該高融点金属すなわち
ソース・ドレイン領域に接触するように配線を形成す
る。
この方法では、高融点金属膜の形成に際して、あらかじ
め、ゲート電極を絶縁膜で被覆するようにしているた
め、絶縁膜下すなわちSiO2/Si界面への喰い込みを防止
するような成長条件の設定により、高融点金属膜が絶縁
膜上にはい上がるような形で形成されてもソース・ドレ
インとゲートとの短絡が生じることはない。従って、接
合特性の劣化を生じることなく配線抵抗の低減をはかる
ことができる。すなわち、小形化が可能で、低抵抗かつ
信頼性の高いコンタクト配線を形成することができる。
め、ゲート電極を絶縁膜で被覆するようにしているた
め、絶縁膜下すなわちSiO2/Si界面への喰い込みを防止
するような成長条件の設定により、高融点金属膜が絶縁
膜上にはい上がるような形で形成されてもソース・ドレ
インとゲートとの短絡が生じることはない。従って、接
合特性の劣化を生じることなく配線抵抗の低減をはかる
ことができる。すなわち、小形化が可能で、低抵抗かつ
信頼性の高いコンタクト配線を形成することができる。
また望ましくは、 この選択成長工程を、 WF6を主成分とする反応ガスを用いた第１の選択CVD工程
と、WF6とH2との混合ガスを主成分とする反応ガスを用
いた第２の選択CVD工程とを具備し、Ｗ膜を選択的に成
長する工程であることを特徴とする。すなわち、WF6を
主成分とする反応ガスを用い酸化膜上まで這い上がるよ
うな形状のＷ膜を形成し、酸化膜と基板との界面を保護
するようにしている。次いでH2添加にすることにより膜
厚をかせぐようにしたことを特徴とする。
と、WF6とH2との混合ガスを主成分とする反応ガスを用
いた第２の選択CVD工程とを具備し、Ｗ膜を選択的に成
長する工程であることを特徴とする。すなわち、WF6を
主成分とする反応ガスを用い酸化膜上まで這い上がるよ
うな形状のＷ膜を形成し、酸化膜と基板との界面を保護
するようにしている。次いでH2添加にすることにより膜
厚をかせぐようにしたことを特徴とする。
また、高融点金属膜が、ソース・ドレイン領域およびそ
の周辺すなわちゲート電極の側壁まで形成されているた
め、配線層形成時のコンタクトホールの形成に際してこ
れがエッチングストッパーとして作用しソース・ドレイ
ン領域のオーバーエチングおよび、位置ずれから生じる
フィールド酸化膜のオーバーエッチングによる接合不良
も防止できる。
の周辺すなわちゲート電極の側壁まで形成されているた
め、配線層形成時のコンタクトホールの形成に際してこ
れがエッチングストッパーとして作用しソース・ドレイ
ン領域のオーバーエチングおよび、位置ずれから生じる
フィールド酸化膜のオーバーエッチングによる接合不良
も防止できる。
更には、ソース・ドレインへ領域へのコンタクトホール
を、内側すなわち、ゲート電極側壁部までずらして穿孔
することにより、ソース・ドレイン領域を小さくするこ
とができ、素子面積の縮小が可能となる。また、この場
合も該コンタクトホールの穿孔に際して、ゲート電極側
壁部まで延設された高融点金属膜がエッチングストッパ
ーとして作用するため、オーバーエッチングが生じるこ
ともない。
を、内側すなわち、ゲート電極側壁部までずらして穿孔
することにより、ソース・ドレイン領域を小さくするこ
とができ、素子面積の縮小が可能となる。また、この場
合も該コンタクトホールの穿孔に際して、ゲート電極側
壁部まで延設された高融点金属膜がエッチングストッパ
ーとして作用するため、オーバーエッチングが生じるこ
ともない。
以上の如く、本発明の製造方法によれば、高集積化に際
しても、ソース・ドレインとゲートの短絡を防止すると
共に、ソース・ドレインの配線抵抗の低下をはかること
ができ、高速でかつ信頼性の高いMOS型半導体装置を提
供することが可能となる。
しても、ソース・ドレインとゲートの短絡を防止すると
共に、ソース・ドレインの配線抵抗の低下をはかること
ができ、高速でかつ信頼性の高いMOS型半導体装置を提
供することが可能となる。
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
第１図（ａ）乃至（ｆ）は、本発明実施例のMOSFETの製
造工程を示す図である。
造工程を示す図である。
まず、Ｐ型シリコン基板11に、素子分離用のフィールド
酸化膜（絶縁膜）12を形成し素子形成領域を形成した
後、この領域内に形成した薄いゲート酸化膜13上に、高
濃度にリンドープされた多結晶シリコン層からなるゲー
ト電極14を形成する。そして、このゲート電極14および
フィールド酸化膜12をマスクとして、イオン注入法によ
り加速電圧40keV、注入量１×1014/cm2で、リン（P+）
イオンを注入し、ソース・ドレイン領域に浅いn-拡散層
15a,15bを形成する。（第１図（ａ）） この後、第１図（ｂ）に示す如く、750℃に加熱し水素
燃焼酸化を行ない、ゲート電極14および、ソース・ドレ
イン領域の浅い拡散層の表面に酸化膜（絶縁膜）16を形
成する。ここでは、750℃の低温で水素燃焼酸化を行な
うことにより、酸化速度の不純物濃度依存性を高めるこ
とができ、ゲート電極上にはソース・ドレイン領域上に
比べて厚い酸化膜が形成される。（酸化膜の膜厚は、ゲ
ート電極上で600Å、ソース・ドレイン領域上で100Åで
あった。） 続いて、第１図（ｃ）に示す如く、この表面を、フレオ
ン系ガスを用いた反応性イオンエッチング、または、弗
酸の希釈液を用いたウェットエッチングにより、ソース
・ドレイン領域が露呈するまで酸化膜16をエッチング
し、この後、イオン注入法により、加速電圧50keV、注
入量１×1016/cm2で砒素（As+）イオン注入し、ソース
・ドレイン領域に深いn+拡散層17a,17bを形成する。
酸化膜（絶縁膜）12を形成し素子形成領域を形成した
後、この領域内に形成した薄いゲート酸化膜13上に、高
濃度にリンドープされた多結晶シリコン層からなるゲー
ト電極14を形成する。そして、このゲート電極14および
フィールド酸化膜12をマスクとして、イオン注入法によ
り加速電圧40keV、注入量１×1014/cm2で、リン（P+）
イオンを注入し、ソース・ドレイン領域に浅いn-拡散層
15a,15bを形成する。（第１図（ａ）） この後、第１図（ｂ）に示す如く、750℃に加熱し水素
燃焼酸化を行ない、ゲート電極14および、ソース・ドレ
イン領域の浅い拡散層の表面に酸化膜（絶縁膜）16を形
成する。ここでは、750℃の低温で水素燃焼酸化を行な
うことにより、酸化速度の不純物濃度依存性を高めるこ
とができ、ゲート電極上にはソース・ドレイン領域上に
比べて厚い酸化膜が形成される。（酸化膜の膜厚は、ゲ
ート電極上で600Å、ソース・ドレイン領域上で100Åで
あった。） 続いて、第１図（ｃ）に示す如く、この表面を、フレオ
ン系ガスを用いた反応性イオンエッチング、または、弗
酸の希釈液を用いたウェットエッチングにより、ソース
・ドレイン領域が露呈するまで酸化膜16をエッチング
し、この後、イオン注入法により、加速電圧50keV、注
入量１×1016/cm2で砒素（As+）イオン注入し、ソース
・ドレイン領域に深いn+拡散層17a,17bを形成する。
次いで、第１図（ｄ）に示す如く減圧CVD法により、該
ソース・ドレイン領域の深いn+拡散層17a,17b上および
その周辺の絶縁膜12,16上にはい上がるようにタングス
テン膜18を選択的に成長せしめる。
ソース・ドレイン領域の深いn+拡散層17a,17b上および
その周辺の絶縁膜12,16上にはい上がるようにタングス
テン膜18を選択的に成長せしめる。
ここで、このタングステン膜形成のための減圧CVD工程
は、WF6ガスとArガスとを反応ガスとし、基板温度を550
℃、真空度を0.2Torr、WF6分圧を0.01Torr、堆積時間３
分で、n+拡散層17a,17b上およびその周辺の絶縁膜12,16
上に約200Åの薄いタングステン膜を形成する第１の工
程と、更に、WF6ガスとH2ガス（モル比H2/WF6＝20）を
反応ガスとし、基板温度を300〜600℃、反応炉圧力を0.
01〜5Torrで、前記薄いタングステンを所定の膜厚まで
厚くする第２の工程との２工程で構成する。
は、WF6ガスとArガスとを反応ガスとし、基板温度を550
℃、真空度を0.2Torr、WF6分圧を0.01Torr、堆積時間３
分で、n+拡散層17a,17b上およびその周辺の絶縁膜12,16
上に約200Åの薄いタングステン膜を形成する第１の工
程と、更に、WF6ガスとH2ガス（モル比H2/WF6＝20）を
反応ガスとし、基板温度を300〜600℃、反応炉圧力を0.
01〜5Torrで、前記薄いタングステンを所定の膜厚まで
厚くする第２の工程との２工程で構成する。
ところで、前記第１の工程の成長条件でタングステン膜
を成長させるとタングステンとシリコンの反応生成物が
n+拡散層17a,17bの周辺の絶縁膜12,16上にも吸着し、吸
着した弗化シリコン（SiFx）とWF6との反応によりタン
グステン膜が形成される。この結果、タングステン膜18
は、n+拡散層17a,17bの周辺の絶縁膜12,16上にも延在す
るように形成される。
を成長させるとタングステンとシリコンの反応生成物が
n+拡散層17a,17bの周辺の絶縁膜12,16上にも吸着し、吸
着した弗化シリコン（SiFx）とWF6との反応によりタン
グステン膜が形成される。この結果、タングステン膜18
は、n+拡散層17a,17bの周辺の絶縁膜12,16上にも延在す
るように形成される。
そして更に、第１図（ｅ）および（ｆ）に示す如く、シ
ラン（SiH4）ガスと酸化窒素（N2O）ガスとを用いたプ
ラズマCVD法により、酸化シリコン膜（SiO2）からなる
絶縁膜19を堆積した後、フォトリソエッチング法により
形成したレジストパターン（図示せず）をマスクとし
て、フレオン系ガスを用いた反応性イオンエッチング法
により、コンタクトホール20a,20b,20cを穿孔する。ゲ
ート電極上はソース・ドレイン領域（n+拡散層17a,17
b）上と比較して酸化膜が厚い。このためゲート電極へ
のコンタクトを形成する際、通常の工程ではソース・ド
レイン領域はオーバーエッチングされるが、タングステ
ン膜が形成されているため、このエッチング工程では、
タングステン膜18がエッチングストッパーとして働くた
め、n+拡散層17a,17bおよびゲート電極側壁上の絶縁膜1
6がエッチングされることはない。ここで、第１図
（ｅ）は、第１図（ｆ）のＡ−Ａ断面に相当する。
ラン（SiH4）ガスと酸化窒素（N2O）ガスとを用いたプ
ラズマCVD法により、酸化シリコン膜（SiO2）からなる
絶縁膜19を堆積した後、フォトリソエッチング法により
形成したレジストパターン（図示せず）をマスクとし
て、フレオン系ガスを用いた反応性イオンエッチング法
により、コンタクトホール20a,20b,20cを穿孔する。ゲ
ート電極上はソース・ドレイン領域（n+拡散層17a,17
b）上と比較して酸化膜が厚い。このためゲート電極へ
のコンタクトを形成する際、通常の工程ではソース・ド
レイン領域はオーバーエッチングされるが、タングステ
ン膜が形成されているため、このエッチング工程では、
タングステン膜18がエッチングストッパーとして働くた
め、n+拡散層17a,17bおよびゲート電極側壁上の絶縁膜1
6がエッチングされることはない。ここで、第１図
（ｅ）は、第１図（ｆ）のＡ−Ａ断面に相当する。
続いて、この上層に、第１図（ｇ）に示す如く、膜厚0.
8μｍのアルミニウム（Al）膜をストッパ法により堆積
し、これをパターニングし、ソース・ドレインの配線21
a,21bおよびゲートの配線（図示せず）を形成する。
8μｍのアルミニウム（Al）膜をストッパ法により堆積
し、これをパターニングし、ソース・ドレインの配線21
a,21bおよびゲートの配線（図示せず）を形成する。
このようにして形成されたMOSFETは、ソース・ドレイン
の接合特性の劣化およびソース・ドレインとゲートの短
絡もない上、ソース・ドレイン領域の浅い拡散層の表面
に、タングステン膜を介在せしめているため、配線抵抗
およびコンタクト抵抗が小さく、回路動作が高速となっ
ている。
の接合特性の劣化およびソース・ドレインとゲートの短
絡もない上、ソース・ドレイン領域の浅い拡散層の表面
に、タングステン膜を介在せしめているため、配線抵抗
およびコンタクト抵抗が小さく、回路動作が高速となっ
ている。
また、コンタクトホールの形成に際して、ソース・ドレ
イン領域へのオーバーエッチングおよび合わせずれから
生じるフィールド酸化膜のオーバーエッチングはタング
ステン膜の存在により防止されるため、素子の微細化に
際しても接合特性の劣化を生じることもなく、信頼性の
高いMOSFETを得ることができる。
イン領域へのオーバーエッチングおよび合わせずれから
生じるフィールド酸化膜のオーバーエッチングはタング
ステン膜の存在により防止されるため、素子の微細化に
際しても接合特性の劣化を生じることもなく、信頼性の
高いMOSFETを得ることができる。
更に、ソース・ドレイン拡散層に対するコンタクトをゲ
ート電極上あるいはフィールド酸化膜上にまで引きまわ
すことができるため、ソース・ドレイン領域を小さくす
ることが可能となり、より高集積化が可能である。
ート電極上あるいはフィールド酸化膜上にまで引きまわ
すことができるため、ソース・ドレイン領域を小さくす
ることが可能となり、より高集積化が可能である。
次に、本発明の他の実施例のMOSFETの製造工程について
説明する。
説明する。
まず、第２図（ａ）に示す如くＰ型のシリコン基板31に
素子分離用のフィールド酸化膜32を形成し素子形成領域
を形成した後、順次、ゲート酸化膜33、高濃度にリンド
ープされた多結晶シリコン膜34′、CVD法による酸化シ
リコン層からなる絶縁膜35を形成する。
素子分離用のフィールド酸化膜32を形成し素子形成領域
を形成した後、順次、ゲート酸化膜33、高濃度にリンド
ープされた多結晶シリコン膜34′、CVD法による酸化シ
リコン層からなる絶縁膜35を形成する。
続いて、フォトリソエッチング法により前記酸化シリコ
ン膜35を第２図（ｂ）に示す如くパターニングする。
ン膜35を第２図（ｂ）に示す如くパターニングする。
そして、この酸化シリコン膜35をエッチングマスクとし
て、フレオン系ガスを用いた反応性イオンエッチングに
よりゲート酸化膜33、多結晶シリコン膜34′を選択的に
除去し、ゲート電極34を形成する。
て、フレオン系ガスを用いた反応性イオンエッチングに
よりゲート酸化膜33、多結晶シリコン膜34′を選択的に
除去し、ゲート電極34を形成する。
この後、第２図（ｃ）に示す如く、イオン注入法によ
り、加速電圧40keV、注入量１×1014/cm2でリンイオン
（P+）を注入し、ソース・ドレイン領域に浅いn-拡散層
36a,36bを形成する。
り、加速電圧40keV、注入量１×1014/cm2でリンイオン
（P+）を注入し、ソース・ドレイン領域に浅いn-拡散層
36a,36bを形成する。
更に、第２図（ｄ）に示す如く、基板表面全体に、CVD
法により膜厚0.3μｍの酸化シリコン膜からなる絶縁膜3
7を堆積する。
法により膜厚0.3μｍの酸化シリコン膜からなる絶縁膜3
7を堆積する。
続いて、この表面を、フレオン系ガスを用いた反応性イ
オンエッチング法により、エッチングし、ゲート電極を
被覆するような形状に該絶縁膜35,37を残留せしめる。
この反応性イオンエッチング法では、エッチングは垂直
方向にのみ進行するため、ゲート電極34の側壁部には絶
縁膜37が残留する。一方、ゲート電極上には前工程で形
成した絶縁膜35上に絶縁膜37が積層せしめられているた
め、ソース・ドレイン領域上の絶縁膜37を除去しても絶
縁膜35が残留している。
オンエッチング法により、エッチングし、ゲート電極を
被覆するような形状に該絶縁膜35,37を残留せしめる。
この反応性イオンエッチング法では、エッチングは垂直
方向にのみ進行するため、ゲート電極34の側壁部には絶
縁膜37が残留する。一方、ゲート電極上には前工程で形
成した絶縁膜35上に絶縁膜37が積層せしめられているた
め、ソース・ドレイン領域上の絶縁膜37を除去しても絶
縁膜35が残留している。
このようにして、第２図（ｅ）に示す如く、イオン注入
法により、加速電圧50keV,注入量１×1016/cm2で、砒素
イオン（As+）を注入し、ソース・ドレイン深いn+拡散
層38a,38bを形成する。
法により、加速電圧50keV,注入量１×1016/cm2で、砒素
イオン（As+）を注入し、ソース・ドレイン深いn+拡散
層38a,38bを形成する。
後は、前記実施例と同様の工程をとればよい。
すなわち、減圧CVD法により、該ソース・ドレイン領域
の深いn+拡散層38a,38b上およびその周辺の絶縁膜32,3
7,35上にはい上がるようにタングステン膜39を選択的に
成長せしめた後、プラズマCVD法により酸化シリコン膜
からなる絶縁膜40を堆積し、反応性イオンエッチングに
よる、コンタクトホール41a,41b等を穿孔する。（第２
図（ｆ））ここでは、コンタクトホールをソース・ドレ
イン領域上よりも外側すなわちフィールド酸化膜上にか
けて形成するようにしているがこの場合も、タングステ
ン膜39がエッチングストッパーとして作用するため、n+
拡散層38a,38bおよびフィールド酸化膜32がエッチング
されることはない。
の深いn+拡散層38a,38b上およびその周辺の絶縁膜32,3
7,35上にはい上がるようにタングステン膜39を選択的に
成長せしめた後、プラズマCVD法により酸化シリコン膜
からなる絶縁膜40を堆積し、反応性イオンエッチングに
よる、コンタクトホール41a,41b等を穿孔する。（第２
図（ｆ））ここでは、コンタクトホールをソース・ドレ
イン領域上よりも外側すなわちフィールド酸化膜上にか
けて形成するようにしているがこの場合も、タングステ
ン膜39がエッチングストッパーとして作用するため、n+
拡散層38a,38bおよびフィールド酸化膜32がエッチング
されることはない。
この後、第２図（ｇ）に示す如く、スパッタ法によりア
ルミニウム膜からなる配線層を形成し、これをパターニ
ングして、ソース・ドレイン配線42a,42bおよびゲート
の配線（図示せず）を形成する。
ルミニウム膜からなる配線層を形成し、これをパターニ
ングして、ソース・ドレイン配線42a,42bおよびゲート
の配線（図示せず）を形成する。
この工程は、前記実施例に比べて、ゲート電極を被覆す
る絶縁膜の形成工程が異なるが、このようにして形成さ
れたMOSFETは、前記実施例と同様に極めて信頼性の高い
ものとなっている。
る絶縁膜の形成工程が異なるが、このようにして形成さ
れたMOSFETは、前記実施例と同様に極めて信頼性の高い
ものとなっている。
なお、実施例においては、ソース・ドレイン領域および
その周辺の絶縁膜上にタングステン膜を選択的に形成す
るようにしたが、この他、モリブデン（Mo）、タンタル
（Ta）、チタン（Ti）等、他の高融点金属膜でもよいこ
とはいうまでもない。この場合は、反応ガスを変化させ
るようにすればよい。
その周辺の絶縁膜上にタングステン膜を選択的に形成す
るようにしたが、この他、モリブデン（Mo）、タンタル
（Ta）、チタン（Ti）等、他の高融点金属膜でもよいこ
とはいうまでもない。この場合は、反応ガスを変化させ
るようにすればよい。
また、本発明の方法は、MOSFETの製造工程に限定される
ことなく、表面に酸化膜の混在する素子領域内の所定の
領域に低抵抗のコンタクトを形成する工程を含む他の半
導体装置の製造方法においても有効である。
ことなく、表面に酸化膜の混在する素子領域内の所定の
領域に低抵抗のコンタクトを形成する工程を含む他の半
導体装置の製造方法においても有効である。
第１図（ａ）乃至（ｇ）は、本発明実施例のMOSFETの製
造工程図、第２図（ａ）乃至（ｇ）は、本発明の他の実
施例のMOSFETの製造工程図、第３図（ａ）乃至（ｅ）
は、従来のMOSFETの製造工程図である。 11,31,51……Ｐ型のシリコン基板、12,32,52……フィー
ルド酸化膜、13,33,53……ゲート酸化膜、14,34,54……
ゲート電極、15a,15b,36a,36b,55a,55b……浅いｎ拡散
層、16,35,37,56……絶縁膜、17a,17b,38a,38b,57a,57b
……n+拡散層、18,39,58……タングステン膜、19,40…
…絶縁膜、20a,20b,20c,41a,41b……コンタクトホー
ル、21a,21b,42a,42b……配線。
造工程図、第２図（ａ）乃至（ｇ）は、本発明の他の実
施例のMOSFETの製造工程図、第３図（ａ）乃至（ｅ）
は、従来のMOSFETの製造工程図である。 11,31,51……Ｐ型のシリコン基板、12,32,52……フィー
ルド酸化膜、13,33,53……ゲート酸化膜、14,34,54……
ゲート電極、15a,15b,36a,36b,55a,55b……浅いｎ拡散
層、16,35,37,56……絶縁膜、17a,17b,38a,38b,57a,57b
……n+拡散層、18,39,58……タングステン膜、19,40…
…絶縁膜、20a,20b,20c,41a,41b……コンタクトホー
ル、21a,21b,42a,42b……配線。
Claims (3)
- 【請求項１】半導体基板の一表面のコンタクト領域にコ
ンタクトを形成するに際し、 前記コンタクト領域の隣接領域を絶縁膜で被覆する第１
の絶縁膜形成工程と、 前記コンタクト領域の表面から、その周辺の前記絶縁膜
にまで這い上がるような成長条件で、選択CVD法によ
り、前記コンタクト領域に、高融点金属膜を選択的に成
長せしめる選択成長工程と、 前記高融点金属表面一部を選択的に露呈せしめるよう
に、この上層を第２の絶縁膜で被覆する工程と、 前記高融点金属膜を介して前記コンタクト領域に接続さ
れる配線層を形成し、コンタクトを得る配線層形成工程
と を含むようにしたことを特徴とする半導体装置の製造方
法。 - 【請求項２】基板の一表面上に、ゲート電極およびソー
ス・ドレイン領域を形成した後、前記ソース・ドレイン
領域にコンタクトを形成するに際し、 前記ゲート電極を絶縁膜で被覆する第１の絶縁膜形成工
程と、 前記ソース・ドレイン領域の表面からその周辺の前記絶
縁膜にまで這い上がるような成長条件で、選択CVD法に
より、前記ソース・ドレイン領域上に選択的に高融点金
属膜を成長せしめる選択成長工程と、 表面全体に絶縁膜を形成する第２の絶縁膜形成工程と、 前記高融点金属膜および前記ゲート電極に対してコンタ
クトホールを穿孔し、ソース・ドレインおよびゲートの
配線層を形成する配線層形成工程と を含むようにしたことを特徴とする特許請求の範囲第
（１）項記載の半導体装置の製造方法。 - 【請求項３】前記選択成長工程は、WF6を主成分とする
反応ガスを用いた第１の選択CVD工程と、 WF6とH2との混合ガスを主成分とする反応ガスを用いた
第２の選択CVD工程とを具備し、Ｗ膜を選択的に成長す
る工程であることを特徴とする特許請求の範囲第（１）
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019334A JPH0773127B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019334A JPH0773127B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177969A JPS62177969A (ja) | 1987-08-04 |
| JPH0773127B2 true JPH0773127B2 (ja) | 1995-08-02 |
Family
ID=11996507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019334A Expired - Lifetime JPH0773127B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773127B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4844776A (en) * | 1987-12-04 | 1989-07-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making folded extended window field effect transistor |
| JPH02156542A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH05129593A (ja) * | 1991-11-01 | 1993-05-25 | Sharp Corp | 半導体装置の製造方法 |
| JPH08330425A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置の製造方法 |
| JP2002009283A (ja) * | 2000-04-19 | 2002-01-11 | Seiko Instruments Inc | 半導体素子及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180169A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | 絶縁ゲ−ト型電界効果半導体装置 |
-
1986
- 1986-01-31 JP JP61019334A patent/JPH0773127B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62177969A (ja) | 1987-08-04 |
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