JPH07183486A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07183486A JPH07183486A JP5327322A JP32732293A JPH07183486A JP H07183486 A JPH07183486 A JP H07183486A JP 5327322 A JP5327322 A JP 5327322A JP 32732293 A JP32732293 A JP 32732293A JP H07183486 A JPH07183486 A JP H07183486A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【構成】 半導体基板１１と、この半導体基板に形成さ
れたゲート電極１４及び第１導電型のソース・ドレイン
領域１５と、前記ソース・ドレイン領域１５上に錐状に
形成された第１導電型の半導体膜１７と、この半導体膜
１７の表面に前記半導体膜の化合物２０を介して形成さ
れた電極配線２１とを備えた半導体装置。 【効果】 素子特性の劣化を引き起こすことなく、ＭＯ
ＳＦＥＴの微細化に際しても拡散層領域のコンタクト抵
抗を低減することができる。
れたゲート電極１４及び第１導電型のソース・ドレイン
領域１５と、前記ソース・ドレイン領域１５上に錐状に
形成された第１導電型の半導体膜１７と、この半導体膜
１７の表面に前記半導体膜の化合物２０を介して形成さ
れた電極配線２１とを備えた半導体装置。 【効果】 素子特性の劣化を引き起こすことなく、ＭＯ
ＳＦＥＴの微細化に際しても拡散層領域のコンタクト抵
抗を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特にコンタクト抵抗の低減に関する。
造方法に係わり、特にコンタクト抵抗の低減に関する。
【０００２】
【従来の技術】近年、半導体技術の発展に伴って、素子
の微細化、高集積化が進められている。このように、素
子の微細化、高集積化が進められると、トランジスタの
短チャネル効果やパンチスルー耐性の劣化といった素子
特性の上で多くの問題が生じる。
の微細化、高集積化が進められている。このように、素
子の微細化、高集積化が進められると、トランジスタの
短チャネル効果やパンチスルー耐性の劣化といった素子
特性の上で多くの問題が生じる。
【０００３】ここで、例えばＭＯＳＦＥＴの寸法を、図
８（ａ）に示すようにチャネル長Ｌ、チャネル幅Ｗ、ソ
ース・ドレインのコンタクトサイズがＣ×Ｃで、Ｗ＝２
Ｃであり、アルミニウムと拡散層とのコンタクト抵抗
（比抵抗）ρｃ＝１０-7Ω・ｃｍ2 として、ＭＯＳＦＥ
Ｔのデザインルールに対するコンタクト、チャネル及び
トランジスタ全体の各々の抵抗の関係を計算した結果を
図８（ｂ）に示す。同図は対数グラフになっており、縦
軸が抵抗、横軸がデザインルールを表す。
８（ａ）に示すようにチャネル長Ｌ、チャネル幅Ｗ、ソ
ース・ドレインのコンタクトサイズがＣ×Ｃで、Ｗ＝２
Ｃであり、アルミニウムと拡散層とのコンタクト抵抗
（比抵抗）ρｃ＝１０-7Ω・ｃｍ2 として、ＭＯＳＦＥ
Ｔのデザインルールに対するコンタクト、チャネル及び
トランジスタ全体の各々の抵抗の関係を計算した結果を
図８（ｂ）に示す。同図は対数グラフになっており、縦
軸が抵抗、横軸がデザインルールを表す。
【０００４】図８（ｂ）から明らかなようにＭＯＳＦＥ
Ｔのデザインルール、例えばチャネル長Ｌが小さくなる
にしたがって、チャネル抵抗は減少するが、それにも増
してコンタクト抵抗がＣ2 倍に比例して急激に大きくな
るため、トランジスタ全体の抵抗は約０．５μｍのデザ
インルールで最小値を示し、その後はほとんどがコンタ
クト抵抗の影響を受け、トランジスタ全体の抵抗は逆に
高くなるという傾向を示している。
Ｔのデザインルール、例えばチャネル長Ｌが小さくなる
にしたがって、チャネル抵抗は減少するが、それにも増
してコンタクト抵抗がＣ2 倍に比例して急激に大きくな
るため、トランジスタ全体の抵抗は約０．５μｍのデザ
インルールで最小値を示し、その後はほとんどがコンタ
クト抵抗の影響を受け、トランジスタ全体の抵抗は逆に
高くなるという傾向を示している。
【０００５】即ち、ソース・ドレイン等の高濃度拡散層
と金属配線のコンタクト抵抗は、コンタクト面積に反比
例して増大することから、将来的に、トランジスタのチ
ャネル長が０．１μｍ、コンタクトサイズが０．１μｍ
×０．１μｍ程度になった場合に、ソース・ドレインの
コンタクト抵抗がチャネル抵抗とほぼ同程度の値になっ
てしまう。このため、微細化による素子の高駆動力を十
分に発揮させることは寄生抵抗のために困難となる。
と金属配線のコンタクト抵抗は、コンタクト面積に反比
例して増大することから、将来的に、トランジスタのチ
ャネル長が０．１μｍ、コンタクトサイズが０．１μｍ
×０．１μｍ程度になった場合に、ソース・ドレインの
コンタクト抵抗がチャネル抵抗とほぼ同程度の値になっ
てしまう。このため、微細化による素子の高駆動力を十
分に発揮させることは寄生抵抗のために困難となる。
【０００６】以上のように、従来のＭＯＳＦＥＴでは、
あるデザインルール以下になるとトランジスタの駆動力
が低くなるという問題があった。したがって、素子を微
細化しつつも高速性能を実現するためには、拡散層と金
属配線とのコンタクト低減することが重要になる。
あるデザインルール以下になるとトランジスタの駆動力
が低くなるという問題があった。したがって、素子を微
細化しつつも高速性能を実現するためには、拡散層と金
属配線とのコンタクト低減することが重要になる。
【０００７】なお、上記した問題はＭＯＳＦＥＴに限ら
ずバイポーラ素子においても顕著な問題である。上記問
題を解決するために、ＭＯＳＦＥＴの場合には、図９に
示すように、ソース・ドレイン領域に溝を形成して、金
属配線をこの溝内の内壁面全体に接触させる構造が提案
されている。このようにすれば、金属配線のコンタクト
面積の増大によって、コンタクト抵抗の減少が可能にな
る。
ずバイポーラ素子においても顕著な問題である。上記問
題を解決するために、ＭＯＳＦＥＴの場合には、図９に
示すように、ソース・ドレイン領域に溝を形成して、金
属配線をこの溝内の内壁面全体に接触させる構造が提案
されている。このようにすれば、金属配線のコンタクト
面積の増大によって、コンタクト抵抗の減少が可能にな
る。
【０００８】しかしながら、このＭＯＳＦＥＴにおいて
は、ソース・ドレイン領域に形成する溝を深くし、その
内壁面に高濃度層を設けるようにするので、実効的に深
いソース・ドレイン拡散層を形成したものと等価にな
り、溝側面及び底面の高濃度層からの電界がチャネル領
域まで影響を及ぼし、短チャネル効果やパンチスルー耐
性の劣化が顕著となる。さらに微細化が進むと、溝の開
口面積が小さくかつ溝が深くなり溝側面及び底面への高
濃度層の形成が困難になる。
は、ソース・ドレイン領域に形成する溝を深くし、その
内壁面に高濃度層を設けるようにするので、実効的に深
いソース・ドレイン拡散層を形成したものと等価にな
り、溝側面及び底面の高濃度層からの電界がチャネル領
域まで影響を及ぼし、短チャネル効果やパンチスルー耐
性の劣化が顕著となる。さらに微細化が進むと、溝の開
口面積が小さくかつ溝が深くなり溝側面及び底面への高
濃度層の形成が困難になる。
【０００９】
【発明が解決しようとする課題】以上説明したように従
来の半導体装置は、微細化が進むにつれてコンタクト抵
抗の増大によって性能劣化を引き起こす。特に、ＭＯＳ
ＦＥＴの場合は、コンタクト抵抗を下げるために、ソー
ス・ドレイン領域に溝を設けて実効的なコンタクト面積
の増大を図ると、短チャネル効果やパンチスルー耐性の
劣化が顕著となり、正常なトランジスタ動作を得ること
ができないという問題があった。そこで本発明は、上記
実情を鑑みて為されたもので、微細化に際しても高速性
能を発揮できる半導体装置を提供することを目的とす
る。
来の半導体装置は、微細化が進むにつれてコンタクト抵
抗の増大によって性能劣化を引き起こす。特に、ＭＯＳ
ＦＥＴの場合は、コンタクト抵抗を下げるために、ソー
ス・ドレイン領域に溝を設けて実効的なコンタクト面積
の増大を図ると、短チャネル効果やパンチスルー耐性の
劣化が顕著となり、正常なトランジスタ動作を得ること
ができないという問題があった。そこで本発明は、上記
実情を鑑みて為されたもので、微細化に際しても高速性
能を発揮できる半導体装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成させるた
めに本発明の第１は、半導体基板と、この半導体基板表
面に形成された導電領域と、前記半導体基板上に形成さ
れ、前記導電領域上にコンタクト孔を有する絶縁膜と、
前記領域上のコンタクト孔に錐状又は柱状に形成された
前記導電領域と同じ導電型の半導体膜と、この半導体膜
の表面上に形成された電極配線とを備えた半導体装置を
提供する。
めに本発明の第１は、半導体基板と、この半導体基板表
面に形成された導電領域と、前記半導体基板上に形成さ
れ、前記導電領域上にコンタクト孔を有する絶縁膜と、
前記領域上のコンタクト孔に錐状又は柱状に形成された
前記導電領域と同じ導電型の半導体膜と、この半導体膜
の表面上に形成された電極配線とを備えた半導体装置を
提供する。
【００１１】本発明の第２は、半導体基板と、この半導
体基板表面に形成された導電領域と、前記半導体基板上
に形成され、前記導電領域上にコンタクト孔を有する絶
縁膜と、前記導電領域上のコンタクト孔の側壁に形成さ
れた前記導電領域と同じ導電型の半導体膜と、この半導
体膜の表面上に形成された電極配線とを備えた半導体装
置を提供する。
体基板表面に形成された導電領域と、前記半導体基板上
に形成され、前記導電領域上にコンタクト孔を有する絶
縁膜と、前記導電領域上のコンタクト孔の側壁に形成さ
れた前記導電領域と同じ導電型の半導体膜と、この半導
体膜の表面上に形成された電極配線とを備えた半導体装
置を提供する。
【００１２】本発明の第３は、表面に導電領域が形成さ
れる半導体基板上の前記導電領域上にコンタクト孔を有
する絶縁膜を形成する工程と、基板温度９００℃以下で
膜厚がコンタクトサイズの１／２以上となるように、前
記コンタクト孔内に前記導電領域と同じ導電型の半導体
膜をエピタキシャル形成する工程と、この半導体膜の表
面上に電極配線を形成する工程とを備えた半導体装置の
製造方法を提供する。
れる半導体基板上の前記導電領域上にコンタクト孔を有
する絶縁膜を形成する工程と、基板温度９００℃以下で
膜厚がコンタクトサイズの１／２以上となるように、前
記コンタクト孔内に前記導電領域と同じ導電型の半導体
膜をエピタキシャル形成する工程と、この半導体膜の表
面上に電極配線を形成する工程とを備えた半導体装置の
製造方法を提供する。
【００１３】本発明の第４は、表面に導電領域が形成さ
れる半導体基板上の前記導電領域上にコンタクト孔を有
する第１の絶縁膜を形成する工程と、前記コンタクト孔
内の側壁に第２の絶縁膜を選択的に形成し、その後、第
２の絶縁膜が形成されたコンタクト孔内に前記導電領域
と同じ導電型の半導体膜を形成する工程と、前記第２の
絶縁膜を除去する工程と、前記半導体膜及び該半導体膜
が形成されていない前記前記導電領域の表面上に電極配
線を形成する工程とを備えた半導体装置の製造方法を提
供する。
れる半導体基板上の前記導電領域上にコンタクト孔を有
する第１の絶縁膜を形成する工程と、前記コンタクト孔
内の側壁に第２の絶縁膜を選択的に形成し、その後、第
２の絶縁膜が形成されたコンタクト孔内に前記導電領域
と同じ導電型の半導体膜を形成する工程と、前記第２の
絶縁膜を除去する工程と、前記半導体膜及び該半導体膜
が形成されていない前記前記導電領域の表面上に電極配
線を形成する工程とを備えた半導体装置の製造方法を提
供する。
【００１４】本発明の第５は、表面に導電領域が形成さ
れる半導体基板上の前記導電領域上にコンタクト孔を有
する絶縁膜を形成する工程と、前記コンタクト孔内の側
壁に第１導電型の半導体膜を選択的に形成する工程と、
前記半導体膜及び該半導体膜が形成されていない前記導
電領域の表面上に電極配線を形成する工程とを備えた半
導体装置の製造方法を提供する。
れる半導体基板上の前記導電領域上にコンタクト孔を有
する絶縁膜を形成する工程と、前記コンタクト孔内の側
壁に第１導電型の半導体膜を選択的に形成する工程と、
前記半導体膜及び該半導体膜が形成されていない前記導
電領域の表面上に電極配線を形成する工程とを備えた半
導体装置の製造方法を提供する。
【００１５】
【作用】デザインルールの微細なトランジスタにおい
て、ソース及びドレイン配線コンタクトを錐面又は柱状
に取り、コンタクト全体に均一に電位を与えることで、
ドレイン領域に流れ込む電流パスが配線コンタクトの全
面に広がって形成されるために、コンタクト部分の面積
が増えた分だけ、コンタクト抵抗が低減される。即ち、
トランジスタ全体の抵抗が下がり、０．５μｍより小さ
いデザインルールの半導体装置にも十分適応できる。
て、ソース及びドレイン配線コンタクトを錐面又は柱状
に取り、コンタクト全体に均一に電位を与えることで、
ドレイン領域に流れ込む電流パスが配線コンタクトの全
面に広がって形成されるために、コンタクト部分の面積
が増えた分だけ、コンタクト抵抗が低減される。即ち、
トランジスタ全体の抵抗が下がり、０．５μｍより小さ
いデザインルールの半導体装置にも十分適応できる。
【００１６】したがって、本発明によれば、コンタクト
パターンの面積を増大することなく、ソース及びドレイ
ン領域と配線の接触面積を増大することができ、デザイ
ンルールよりも低いコンタクト抵抗を効率的に得ること
ができる。また、短チャネル効果及びパンチスルー耐性
の劣化が防止される。
パターンの面積を増大することなく、ソース及びドレイ
ン領域と配線の接触面積を増大することができ、デザイ
ンルールよりも低いコンタクト抵抗を効率的に得ること
ができる。また、短チャネル効果及びパンチスルー耐性
の劣化が防止される。
【００１７】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。 実施例１ 図１は、本発明による半導体装置の一実施例を示すＭＯ
ＳＦＥＴの断面図である。
細に説明する。 実施例１ 図１は、本発明による半導体装置の一実施例を示すＭＯ
ＳＦＥＴの断面図である。
【００１８】本実施例による半導体装置は、半導体基板
１１にゲート電極１４及びソース・ドレイン領域１５を
設けたＭＯＳＦＥＴのソース・ドレイン電極内にソース
・ドレイン領域１５と同じ導電型のシリコン膜１７が錐
状に形成され、このシリコン膜１７上にチタンシリサイ
ド膜２０を介してアルミニウム膜２１を設けたことを特
徴としている。
１１にゲート電極１４及びソース・ドレイン領域１５を
設けたＭＯＳＦＥＴのソース・ドレイン電極内にソース
・ドレイン領域１５と同じ導電型のシリコン膜１７が錐
状に形成され、このシリコン膜１７上にチタンシリサイ
ド膜２０を介してアルミニウム膜２１を設けたことを特
徴としている。
【００１９】図２及び図３は、本実施例の半導体装置の
製造方法を示している。Ｐ型のシリコン基板１１に、例
えば選択酸化法により、７００ｎｍの素子分離用絶縁膜
１２を形成する。その後、シリコン基板１１表面をＨＣ
ｌとＯ2 の雰囲気中で７５０℃に維持し熱酸化を行い、
ゲート絶縁膜となるシリコン酸化膜１３を１０ｎｍの厚
さに形成した後、ＳｉＨ4 ガスを用い、減圧ＣＶＤ法に
より、全面に膜厚２００ｎｍのゲート電極となる多結晶
シリコン膜を堆積する。そして、この多結晶シリコン膜
をパターニングしてゲート電極１４を形成し、さらに、
ゲート電極１４をマスクとして、砒素イオンを加速電圧
３０ｋｅＶ、注入ドーズ量５×１０15ｃｍ-2でイオン注
入し、さらに、ラピッドサマールアニール技術を用い、
窒素雰囲気中で１０００℃、２０秒の条件下でアニール
を行い、ゲート電極に対して自己整合的に、ソース・ド
レイン領域１５となるＮ型拡散層を形成する（図２
（ａ））。
製造方法を示している。Ｐ型のシリコン基板１１に、例
えば選択酸化法により、７００ｎｍの素子分離用絶縁膜
１２を形成する。その後、シリコン基板１１表面をＨＣ
ｌとＯ2 の雰囲気中で７５０℃に維持し熱酸化を行い、
ゲート絶縁膜となるシリコン酸化膜１３を１０ｎｍの厚
さに形成した後、ＳｉＨ4 ガスを用い、減圧ＣＶＤ法に
より、全面に膜厚２００ｎｍのゲート電極となる多結晶
シリコン膜を堆積する。そして、この多結晶シリコン膜
をパターニングしてゲート電極１４を形成し、さらに、
ゲート電極１４をマスクとして、砒素イオンを加速電圧
３０ｋｅＶ、注入ドーズ量５×１０15ｃｍ-2でイオン注
入し、さらに、ラピッドサマールアニール技術を用い、
窒素雰囲気中で１０００℃、２０秒の条件下でアニール
を行い、ゲート電極に対して自己整合的に、ソース・ド
レイン領域１５となるＮ型拡散層を形成する（図２
（ａ））。
【００２０】続いて、例えば気相成長法を用いてシリコ
ン酸化膜１６を堆積し、さらに、このシリコン酸化膜１
６上にレジストパターンを選択的に形成する。このレジ
ストパターンをマスクとして、シリコン酸化膜１６のエ
ッチングを行い、ソース・ドレイン領域上の一部にコン
タクトホールを形成する（図２（ｂ））。
ン酸化膜１６を堆積し、さらに、このシリコン酸化膜１
６上にレジストパターンを選択的に形成する。このレジ
ストパターンをマスクとして、シリコン酸化膜１６のエ
ッチングを行い、ソース・ドレイン領域上の一部にコン
タクトホールを形成する（図２（ｂ））。
【００２１】その後、コンタクトホール内部の自然酸化
膜をＨ2 ＯとＨＦとの混合比が２００：１のエッチング
液中でエッチングを行い拡散層表面を露呈した後、選択
エピタキシャル成長法で、砒素濃度２×１０20ｃｍ-3の
Ｎ型シリコン膜１７をコンタクトホール内部の拡散層表
面に選択的に成長せしめる。この時、Ｎ型シリコン膜１
７の基板面方位が＜１１１＞方向に成長するように成膜
条件を、温度９００℃以下、好ましくは８００℃、圧力
２００Ｔｏｒｒ以下、好ましくは１×１０-2Ｔｏｒｒに
することにより、膜成長速度を１００ｎｍ／分以下に
し、ガスとしては、Ｈ2 、ＳｉＨ2 Ｃｌ2 、ＨＣｌを用
い、基板膜厚はコンタクトサイズの１／２以上になるよ
うにする。このとき、Ｎ型シリコン膜１７は錐状に形成
されることになる（図２（ｃ））。ＳｉＨ2 Ｃｌ2 以外
のガスでも、例えば、ＳｉＣｌ4 、ＳｉＨＣｌ3 、Ｓｉ
Ｈ4 、Ｓｉ2 Ｈ6 、Ｓｉ3 Ｈ8 等が考えられる。また、
コンタクトホールのアスペクト比は、その後の配線工程
の段差形状を考えると１／４以上が好ましい。なお、エ
ピタキシャル成長中にリンやボロンをドープする場合に
はそれぞれＰＨ3 、Ｂ2 Ｈ6 を用いると良い。
膜をＨ2 ＯとＨＦとの混合比が２００：１のエッチング
液中でエッチングを行い拡散層表面を露呈した後、選択
エピタキシャル成長法で、砒素濃度２×１０20ｃｍ-3の
Ｎ型シリコン膜１７をコンタクトホール内部の拡散層表
面に選択的に成長せしめる。この時、Ｎ型シリコン膜１
７の基板面方位が＜１１１＞方向に成長するように成膜
条件を、温度９００℃以下、好ましくは８００℃、圧力
２００Ｔｏｒｒ以下、好ましくは１×１０-2Ｔｏｒｒに
することにより、膜成長速度を１００ｎｍ／分以下に
し、ガスとしては、Ｈ2 、ＳｉＨ2 Ｃｌ2 、ＨＣｌを用
い、基板膜厚はコンタクトサイズの１／２以上になるよ
うにする。このとき、Ｎ型シリコン膜１７は錐状に形成
されることになる（図２（ｃ））。ＳｉＨ2 Ｃｌ2 以外
のガスでも、例えば、ＳｉＣｌ4 、ＳｉＨＣｌ3 、Ｓｉ
Ｈ4 、Ｓｉ2 Ｈ6 、Ｓｉ3 Ｈ8 等が考えられる。また、
コンタクトホールのアスペクト比は、その後の配線工程
の段差形状を考えると１／４以上が好ましい。なお、エ
ピタキシャル成長中にリンやボロンをドープする場合に
はそれぞれＰＨ3 、Ｂ2 Ｈ6 を用いると良い。
【００２２】次に、ゲート電極１４のコンタクト部分
（図示せず）に開口を形成した後、全面に例えば膜厚２
０ｎｍのＴｉ膜１８、膜厚７０ｎｍのＴｉＮ膜１９を順
次形成する（図３（ａ））。
（図示せず）に開口を形成した後、全面に例えば膜厚２
０ｎｍのＴｉ膜１８、膜厚７０ｎｍのＴｉＮ膜１９を順
次形成する（図３（ａ））。
【００２３】そして、拡散領域のコンタクト開口部分の
Ｎ型シリコン膜１７及びゲート電極１４の開口部分の多
結晶シリコン膜をラピッドサマールアニール技術を用
い、タングステンフィラメントを用いたランプで７５０
℃、３０秒の条件下でアニールを行い、熱反応によりチ
タンシリサイド膜２０を形成する。そして、硫酸と過酸
化水素水の混合液を用いて未反応のＴｉ膜１８及びＴｉ
Ｎ膜１９をエッチング除去する（図３（ｂ））。
Ｎ型シリコン膜１７及びゲート電極１４の開口部分の多
結晶シリコン膜をラピッドサマールアニール技術を用
い、タングステンフィラメントを用いたランプで７５０
℃、３０秒の条件下でアニールを行い、熱反応によりチ
タンシリサイド膜２０を形成する。そして、硫酸と過酸
化水素水の混合液を用いて未反応のＴｉ膜１８及びＴｉ
Ｎ膜１９をエッチング除去する（図３（ｂ））。
【００２４】最後に、アルミニウム膜２１を堆積し、パ
ターニングすることにより、図１に示した本実施例のＭ
ＯＳＦＥＴが完成する。補足として付け加えれば、Ｎ型
シリコン膜１７を錐状に形成する方法は、例えば、コン
タクトホール内に多結晶シリコンを選択エピさせ、その
後、イオン注入により、Ｎ型シリコン膜１７を形成する
方法がある。この時、Ｎ型シリコン膜１７の裾部はＮ型
シリコン膜１７が薄くなるため、基板内に拡散層が深く
形成されることになる。その後、シリサイド形成におい
てシリコンが金属膜に食われるという現象が起るが、上
記したように拡散層が深く形成されるので、拡散層が消
滅若しくは破壊することを防ぐことができる。また、特
に微細化が進むにつれて、イオン注入による拡散層が深
く形成されると、リーク電流が流れるようになり、半導
体の特性に影響をもたらす場合がある。このようなこと
を防ぐためには、Ｎ型シリコン膜１７の膜厚をコンタク
トサイズに対して１／２より大きく、例えば１にするこ
とにより基板内へのイオンの注入を防ぐことができ、半
導体の特性に悪影響はなくなる。
ターニングすることにより、図１に示した本実施例のＭ
ＯＳＦＥＴが完成する。補足として付け加えれば、Ｎ型
シリコン膜１７を錐状に形成する方法は、例えば、コン
タクトホール内に多結晶シリコンを選択エピさせ、その
後、イオン注入により、Ｎ型シリコン膜１７を形成する
方法がある。この時、Ｎ型シリコン膜１７の裾部はＮ型
シリコン膜１７が薄くなるため、基板内に拡散層が深く
形成されることになる。その後、シリサイド形成におい
てシリコンが金属膜に食われるという現象が起るが、上
記したように拡散層が深く形成されるので、拡散層が消
滅若しくは破壊することを防ぐことができる。また、特
に微細化が進むにつれて、イオン注入による拡散層が深
く形成されると、リーク電流が流れるようになり、半導
体の特性に影響をもたらす場合がある。このようなこと
を防ぐためには、Ｎ型シリコン膜１７の膜厚をコンタク
トサイズに対して１／２より大きく、例えば１にするこ
とにより基板内へのイオンの注入を防ぐことができ、半
導体の特性に悪影響はなくなる。
【００２５】実施例２ 図４は、本発明による半導体装置の他の実施例を示すＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【００２６】本実施例による半導体装置は、半導体基板
１１にゲート電極１４及びソース・ドレイン領域１５を
設けたＭＯＳＦＥＴのソース・ドレイン電極内にソース
・ドレイン領域１５と同じ導電型のシリコン膜２３が柱
状に形成され、このシリコン膜１７上にチタンシリサイ
ド膜２０を設けたことを特徴としている。
１１にゲート電極１４及びソース・ドレイン領域１５を
設けたＭＯＳＦＥＴのソース・ドレイン電極内にソース
・ドレイン領域１５と同じ導電型のシリコン膜２３が柱
状に形成され、このシリコン膜１７上にチタンシリサイ
ド膜２０を設けたことを特徴としている。
【００２７】図５は、本実施例の半導体装置の製造方法
を示している。ソース・ドレイン領域にコンタクトホー
ルを形成した後、減圧ＣＶＤ法により全面にＳｉＨ2 Ｃ
ｌ2 とＮＨ3 との混合比が１：１の混合ガス中で、０．
６Ｔｏｒｒ、７００℃の条件下で、シリコン窒化膜を膜
厚２０ｎｍの厚さに堆積形成した後、このシリコン窒化
膜を周知の反応性イオンエッチングによりコンタクトホ
ールの側壁に側壁絶縁膜２２を形成する（図５
（ａ））。
を示している。ソース・ドレイン領域にコンタクトホー
ルを形成した後、減圧ＣＶＤ法により全面にＳｉＨ2 Ｃ
ｌ2 とＮＨ3 との混合比が１：１の混合ガス中で、０．
６Ｔｏｒｒ、７００℃の条件下で、シリコン窒化膜を膜
厚２０ｎｍの厚さに堆積形成した後、このシリコン窒化
膜を周知の反応性イオンエッチングによりコンタクトホ
ールの側壁に側壁絶縁膜２２を形成する（図５
（ａ））。
【００２８】この後、コンタクトホール内部のシリコン
酸化膜をＨ2 ＯとＨＦとの混合比が２００：１のエッチ
ング液中でエッチングを行い拡散層表面を露呈した後、
選択エピタキシャル成長法で、砒素濃度２×１０20ｃｍ
-3のＮ型シリコン膜２３をコンタクトホール内部の拡散
層表面に膜厚２００ｎｍ程度となるように選択的に成長
せしめる（図５（ｂ））。この時、Ｎ型シリコン膜２３
の成膜条件を、温度１０００℃から１２００℃、好まし
くは１１００℃、圧力１Ｔｏｒｒ以上、好ましくは２０
０Ｔｏｒｒにし、ガスとしては、Ｈ2 、ＳｉＨ2 Ｃｌ
2 、ＨＣｌを用いた。ＳｉＨ2 Ｃｌ2 以外のガスでも、
例えば、ＳｉＣｌ4 、ＳｉＨＣｌ3 、ＳｉＨ4 、Ｓｉ2
Ｈ6 、Ｓｉ3 Ｈ8 等が考えられる。なお、エピタキシャ
ル成長中にリンやボロンをドープする場合にはそれぞれ
ＰＨ3 、Ｂ2 Ｈ6 を用いると良い。
酸化膜をＨ2 ＯとＨＦとの混合比が２００：１のエッチ
ング液中でエッチングを行い拡散層表面を露呈した後、
選択エピタキシャル成長法で、砒素濃度２×１０20ｃｍ
-3のＮ型シリコン膜２３をコンタクトホール内部の拡散
層表面に膜厚２００ｎｍ程度となるように選択的に成長
せしめる（図５（ｂ））。この時、Ｎ型シリコン膜２３
の成膜条件を、温度１０００℃から１２００℃、好まし
くは１１００℃、圧力１Ｔｏｒｒ以上、好ましくは２０
０Ｔｏｒｒにし、ガスとしては、Ｈ2 、ＳｉＨ2 Ｃｌ
2 、ＨＣｌを用いた。ＳｉＨ2 Ｃｌ2 以外のガスでも、
例えば、ＳｉＣｌ4 、ＳｉＨＣｌ3 、ＳｉＨ4 、Ｓｉ2
Ｈ6 、Ｓｉ3 Ｈ8 等が考えられる。なお、エピタキシャ
ル成長中にリンやボロンをドープする場合にはそれぞれ
ＰＨ3 、Ｂ2 Ｈ6 を用いると良い。
【００２９】その後、側壁絶縁膜２３を液温が１５０℃
のＨ3 ＰＯ4 液中でエッチングを行い拡散層表面を露呈
せしめる。この後、ゲート電極１４のコンタクト部分
（図示せず）に開口を形成した後、全面に例えば膜厚２
０ｎｍのＴｉ膜１８、膜厚７０ｎｍのＴｉＮ膜１９を順
次形成する（図５（ｃ））。
のＨ3 ＰＯ4 液中でエッチングを行い拡散層表面を露呈
せしめる。この後、ゲート電極１４のコンタクト部分
（図示せず）に開口を形成した後、全面に例えば膜厚２
０ｎｍのＴｉ膜１８、膜厚７０ｎｍのＴｉＮ膜１９を順
次形成する（図５（ｃ））。
【００３０】そして、拡散領域のコンタクト開口部分の
Ｎ型シリコン膜２３、拡散層領域及びゲート電極１４の
コンタクト開口部分の多結晶シリコン膜をラピッドサマ
ールアニール技術を用い、タングステンフィラメントを
用いたランプで７５０℃、３０秒の条件下でアニールを
行い、熱反応によりチタンシリサイド膜２０を形成す
る。そして、硫酸と過酸化水素水の混合液を用いて未反
応のＴｉ膜１８及びＴｉＮ膜１９をエッチング除去する
ことにより、図４に示した本実施例のＭＯＳＦＥＴが完
成する。
Ｎ型シリコン膜２３、拡散層領域及びゲート電極１４の
コンタクト開口部分の多結晶シリコン膜をラピッドサマ
ールアニール技術を用い、タングステンフィラメントを
用いたランプで７５０℃、３０秒の条件下でアニールを
行い、熱反応によりチタンシリサイド膜２０を形成す
る。そして、硫酸と過酸化水素水の混合液を用いて未反
応のＴｉ膜１８及びＴｉＮ膜１９をエッチング除去する
ことにより、図４に示した本実施例のＭＯＳＦＥＴが完
成する。
【００３１】本実施例では、コンタクトホールの側壁に
側壁絶縁膜２２を選択的に形成し、コンタクトホール内
部にＮ型シリコン膜２３を埋め込んで柱上のシリコン膜
を形成しているが、先に、全面にＮ型シリコン膜２３を
形成し、エッチバックにより柱上のシリコン膜をコンタ
クトホール内にのみ埋め込み形成しても良い。
側壁絶縁膜２２を選択的に形成し、コンタクトホール内
部にＮ型シリコン膜２３を埋め込んで柱上のシリコン膜
を形成しているが、先に、全面にＮ型シリコン膜２３を
形成し、エッチバックにより柱上のシリコン膜をコンタ
クトホール内にのみ埋め込み形成しても良い。
【００３２】実施例３ 図６は、本発明による半導体装置の他の実施例を示すＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【００３３】本実施例による半導体装置は、半導体基板
１１のゲート電極１４及びソース・ドレイン領域１５上
に設けられたコンタクトホールの内側壁にソース・ドレ
イン領域１５と同じ導電型のシリコン膜２４が形成さ
れ、このシリコン膜２４を覆うようにチタンシリサイド
膜２０を設けたことを特徴としている。
１１のゲート電極１４及びソース・ドレイン領域１５上
に設けられたコンタクトホールの内側壁にソース・ドレ
イン領域１５と同じ導電型のシリコン膜２４が形成さ
れ、このシリコン膜２４を覆うようにチタンシリサイド
膜２０を設けたことを特徴としている。
【００３４】図７は、本実施例の半導体装置の製造方法
を示している。ソース・ドレイン領域にコンタクトホー
ルを形成した後、ＳｉＨ4 ガスを用い減圧ＣＶＤ法によ
り、全面に膜厚５００ｎｍのゲート電極となる多結晶シ
リコン膜を堆積形成する。そして、燐イオンを加速電圧
３０ｋｅＶ、注入ドーズ量５×１０15ｃｍ-2でイオン注
入し、さらに、ラピッドサマールアニール技術を用い、
窒素雰囲気中で１０００℃、２０秒の条件下でアニール
を行い、Ｎ型の多結晶シリコン膜を形成する。次に、周
知の反応性イオンエッチングによりコンタクトホールの
側壁に多結晶シリコン膜２４を形成する（図７
（ａ））。
を示している。ソース・ドレイン領域にコンタクトホー
ルを形成した後、ＳｉＨ4 ガスを用い減圧ＣＶＤ法によ
り、全面に膜厚５００ｎｍのゲート電極となる多結晶シ
リコン膜を堆積形成する。そして、燐イオンを加速電圧
３０ｋｅＶ、注入ドーズ量５×１０15ｃｍ-2でイオン注
入し、さらに、ラピッドサマールアニール技術を用い、
窒素雰囲気中で１０００℃、２０秒の条件下でアニール
を行い、Ｎ型の多結晶シリコン膜を形成する。次に、周
知の反応性イオンエッチングによりコンタクトホールの
側壁に多結晶シリコン膜２４を形成する（図７
（ａ））。
【００３５】この後、ゲート電極のコンタクト部分に開
口を形成した後（図示せず）、全面に例えば、膜厚２０
ｍｎのＴｉ膜１８、膜厚７０ｎｍのＴｉＮ膜１９を順次
形成する（図７（ｂ））。
口を形成した後（図示せず）、全面に例えば、膜厚２０
ｍｎのＴｉ膜１８、膜厚７０ｎｍのＴｉＮ膜１９を順次
形成する（図７（ｂ））。
【００３６】そして、拡散領域のコンタクト開口部分の
Ｎ型の多結晶シリコン膜２４、拡散層領域及びゲート電
極１４のコンタクト開口部分の多結晶シリコン膜をラピ
ッドサマールアニール技術を用い、タングステンフィラ
メントを用いたランプで７５０℃、３０秒の条件下でア
ニールを行い、熱反応によりチタンシリサイド膜２０を
形成する。そして、硫酸と過酸化水素水の混合液を用い
て未反応のＴｉ膜１８及びＴｉＮ膜１９をエッチング除
去することにより、図６に示した本実施例のＭＯＳＦＥ
Ｔが完成する。
Ｎ型の多結晶シリコン膜２４、拡散層領域及びゲート電
極１４のコンタクト開口部分の多結晶シリコン膜をラピ
ッドサマールアニール技術を用い、タングステンフィラ
メントを用いたランプで７５０℃、３０秒の条件下でア
ニールを行い、熱反応によりチタンシリサイド膜２０を
形成する。そして、硫酸と過酸化水素水の混合液を用い
て未反応のＴｉ膜１８及びＴｉＮ膜１９をエッチング除
去することにより、図６に示した本実施例のＭＯＳＦＥ
Ｔが完成する。
【００３７】以上、実施例１乃至３で形成されたＭＯＳ
ＦＥＴは、ソース・ドレイン領域のコンタクト抵抗の低
減によって、微細ＭＯＳＦＥＴの高性能化が図られる。
また、ソース・ドレイン電極が、ゲート絶縁膜から上方
に位置するため、トランジスタのチャネル領域への空乏
層の伸びが押さえられ、短チャネル効果やパンチスルー
耐性の低下は抑制される。
ＦＥＴは、ソース・ドレイン領域のコンタクト抵抗の低
減によって、微細ＭＯＳＦＥＴの高性能化が図られる。
また、ソース・ドレイン電極が、ゲート絶縁膜から上方
に位置するため、トランジスタのチャネル領域への空乏
層の伸びが押さえられ、短チャネル効果やパンチスルー
耐性の低下は抑制される。
【００３８】なお、実施例１及び２では、コンタクトホ
ールの内部の拡散層表面に選択的に成長させるシリコン
膜は、成長過程では不純物を含ませることなく、後に燐
イオンを加速電圧６０ｋｅＶ、注入ドーズ量４×１０15
ｃｍ-2でイオン注入し、さらに、ラピッドサマールアニ
ール技術を用い、窒素雰囲気中で１０００℃、２０秒の
条件下でアニールを行い、Ｎ型の多結晶シリコン膜を形
成することもできる。
ールの内部の拡散層表面に選択的に成長させるシリコン
膜は、成長過程では不純物を含ませることなく、後に燐
イオンを加速電圧６０ｋｅＶ、注入ドーズ量４×１０15
ｃｍ-2でイオン注入し、さらに、ラピッドサマールアニ
ール技術を用い、窒素雰囲気中で１０００℃、２０秒の
条件下でアニールを行い、Ｎ型の多結晶シリコン膜を形
成することもできる。
【００３９】さらに、形成するシリコン膜は単結晶が好
ましいが、結晶方位の揃った準単結晶若しくは配向性の
高い多結晶であっても良い。実施例１乃至３において
は、拡散層領域のコンタクト開口部分のＮ型シリコン膜
１７、２３、Ｎ型多結晶シリコン膜及びゲート電極１４
のコンタクト開口部分の多結晶シリコン膜に選択的に形
成する金属膜はＴｉに限るものではなく、Ｗ、Ｍｏ、Ｎ
ｄ、Ｔａ、Ｃｏ等のその他の高融点金属を用いてもよ
い。
ましいが、結晶方位の揃った準単結晶若しくは配向性の
高い多結晶であっても良い。実施例１乃至３において
は、拡散層領域のコンタクト開口部分のＮ型シリコン膜
１７、２３、Ｎ型多結晶シリコン膜及びゲート電極１４
のコンタクト開口部分の多結晶シリコン膜に選択的に形
成する金属膜はＴｉに限るものではなく、Ｗ、Ｍｏ、Ｎ
ｄ、Ｔａ、Ｃｏ等のその他の高融点金属を用いてもよ
い。
【００４０】また、配線金属としてはアルミニウムに限
定されることはなく、Ｚｎ、Ｐｂ、Ｓｎ等のその他の導
電膜を用いてもよい。また、金属化合物膜は、半導体膜
上に金属膜を形成し熱処理を施すことにより形成してい
るが、例えば、シラン系ガスと遷移金属のハロゲン化合
物ガスとを用いて、直接ＣＶＤで作っても良い。
定されることはなく、Ｚｎ、Ｐｂ、Ｓｎ等のその他の導
電膜を用いてもよい。また、金属化合物膜は、半導体膜
上に金属膜を形成し熱処理を施すことにより形成してい
るが、例えば、シラン系ガスと遷移金属のハロゲン化合
物ガスとを用いて、直接ＣＶＤで作っても良い。
【００４１】さらにまた、Ｎ型のＭＯＳトランジスタに
限定されることはなく、Ｐ型のＭＯＳトランジスタ及び
Ｐ型とＮ型の両方を用いたＭＯＳトランジスタに対して
も本発明を用いてもよい。
限定されることはなく、Ｐ型のＭＯＳトランジスタ及び
Ｐ型とＮ型の両方を用いたＭＯＳトランジスタに対して
も本発明を用いてもよい。
【００４２】さらに、シリコンのＭＯＳＦＥＴについて
説明したが、各種ＭＩＳＦＥＴ、ＭＥＳＦＥＴ等、他の
化合物を用いた電界効果トランジスタ及びバイポーラ素
子にも適用することが可能である。その他、本発明の要
旨を逸脱しない範囲で種々変形して実施することができ
る。
説明したが、各種ＭＩＳＦＥＴ、ＭＥＳＦＥＴ等、他の
化合物を用いた電界効果トランジスタ及びバイポーラ素
子にも適用することが可能である。その他、本発明の要
旨を逸脱しない範囲で種々変形して実施することができ
る。
【００４３】
【発明の効果】本発明によれば、素子特性の劣化を引き
起こすことなく、ＭＯＳＦＥＴの微細化に際しても拡散
層領域のコンタクト抵抗を低減することができる。
起こすことなく、ＭＯＳＦＥＴの微細化に際しても拡散
層領域のコンタクト抵抗を低減することができる。
【図１】 本発明による半導体装置の一実施例を示すＭ
ＯＳＦＥＴの断面図。
ＯＳＦＥＴの断面図。
【図２】 図１のＭＯＳＦＥＴの製造工程を示す工程断
面図。
面図。
【図３】 図１のＭＯＳＦＥＴの製造工程を示す図２に
続く工程断面図。
続く工程断面図。
【図４】 本発明による半導体装置の他の実施例を示す
ＭＯＳＦＥＴの断面図。
ＭＯＳＦＥＴの断面図。
【図５】 図４のＭＯＳＦＥＴの製造工程を示す工程断
面図。
面図。
【図６】 本発明による半導体装置の他の実施例を示す
ＭＯＳＦＥＴの断面図。
ＭＯＳＦＥＴの断面図。
【図７】 図６のＭＯＳＦＥＴの製造工程を示す工程断
面図。
面図。
【図８】 （ａ）は、ＭＯＳＦＥＴのレイアウト図。
（ｂ）は、ＭＯＳＦＥＴのデザインルールと寄生抵抗と
の関係図。
（ｂ）は、ＭＯＳＦＥＴのデザインルールと寄生抵抗と
の関係図。
【図９】 半導体装置の従来例を示すＭＯＳＦＥＴの断
面図。
面図。
１１・・シリコン基板 １２・・素子分離絶縁膜 １３・・ゲート絶縁膜 １４・・ゲート電極 １５・・ソース・ドレイン領域 １６・・シリコン酸化膜 １７・・Ｎ型シリコン膜 １８・・Ｔｉ膜 １９・・ＴｉＮ膜 ２０・・チタンシリサイド膜 ２１・・アルミニウム膜 ２２・・シリコン窒化膜 ２３・・Ｎ型シリコン膜 ２４・・多結晶シリコン
Claims (7)
- 【請求項１】 半導体基板と、この半導体基板表面に形
成された導電領域と、前記半導体基板上に形成され、前
記導電領域上にコンタクト孔を有する絶縁膜と、前記領
域上のコンタクト孔に錐状又は柱状に形成された前記導
電領域と同じ導電型の半導体膜と、この半導体膜の表面
上に形成された電極配線とを備えたことを特徴とする半
導体装置。 - 【請求項２】 半導体基板と、この半導体基板表面に形
成された導電領域と、前記半導体基板上に形成され、前
記導電領域上にコンタクト孔を有する絶縁膜と、前記導
電領域上のコンタクト孔の側壁に形成された前記導電領
域と同じ導電型の半導体膜と、この半導体膜の表面上に
形成された電極配線とを備えたことを特徴とする半導体
装置。 - 【請求項３】 前記電極配線は、前記半導体膜の表面上
にこの半導体膜の化合物を介して形成されることを特徴
とする請求項１又は２記載の半導体装置。 - 【請求項４】 表面に導電領域が形成される半導体基板
上の前記導電領域上にコンタクト孔を有する絶縁膜を形
成する工程と、基板温度９００℃以下、圧力２００Ｔｏ
ｒｒ以下で膜厚がコンタクトサイズの１／２以上となる
ように、前記コンタクト孔内に前記導電領域と同じ導電
型の半導体膜をエピタキシャル形成する工程と、この半
導体膜の表面上に電極配線を形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 表面に導電領域が形成される半導体基板
上の前記導電領域上にコンタクト孔を有する第１の絶縁
膜を形成する工程と、前記コンタクト孔内の側壁に第２
の絶縁膜を選択的に形成し、その後、第２の絶縁膜が形
成されたコンタクト孔内に前記導電領域と同じ導電型の
半導体膜を形成する工程と、前記第２の絶縁膜を除去す
る工程と、前記半導体膜及び該半導体膜が形成されてい
ない前記前記導電領域の表面上に電極配線を形成する工
程とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】 表面に導電領域が形成される半導体基板
上の前記導電領域上にコンタクト孔を有する絶縁膜を形
成する工程と、前記コンタクト孔内の側壁に第１導電型
の半導体膜を選択的に形成する工程と、前記半導体膜及
び該半導体膜が形成されていない前記導電領域の表面上
に電極配線を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項７】 前記半導体膜の表面上に金属化合物膜を
形成し、この金属化合物膜上に前記電極配線を形成する
ことを特徴とする請求項４乃至６記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327322A JPH07183486A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327322A JPH07183486A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183486A true JPH07183486A (ja) | 1995-07-21 |
Family
ID=18197850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327322A Pending JPH07183486A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183486A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2001001455A3 (de) * | 1999-06-28 | 2002-10-10 | Stuttgart Mikroelektronik | Chip mit räumlich vorstehenden mikroelektroden und verfahren zur herstellung eines solchen |
| KR100363097B1 (ko) * | 2001-01-06 | 2002-12-05 | 삼성전자 주식회사 | 기판과 컨택 패드간의 컨택 저항을 줄인 컨택 구조체 및그 형성방법 |
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-
1993
- 1993-12-24 JP JP5327322A patent/JPH07183486A/ja active Pending
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