JPH0557934U - Ｐｌｌシンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】 低電圧で駆動しても、ＬＰＦの特定数を小さ
くすることなく、周波数ロックアップタイムが短かいＰ
ＬＬシンセサイザを得る。 【構成】 トランジスタＴｒ₁，Ｔｒ₂等から構成され、
位相誤差信号を出力するチャージポンプ１１を備えたＰ
ＬＬシンセサイザにおいて、トランジスタＴｒ₁のコレ
クタ・エミッタ間にトランジスタＴｒ₃をダーリントン
接続する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、コードレス電話機や携帯電話機等の無線通信機において、搬送波 信号あるいは局部発振信号等の高周波信号の周波数制御に用いられるＰＬＬシン セサイザに関する。

【０００２】

【従来の技術】

図３は従来のＰＬＬシンセサイザの第１の構成例を示すブロック図であり、こ の図において、１は搬送波信号あるいは局部発振信号等の高周波信号を出力する 電圧制御発振器（以下、ＶＣＯという）、２は高周波信号が出力される出力端子 、３はあらかじめ設定された分周比（１／Ｍ）によって高周波信号を分周して分 周信号を出力するプリスケーラ（固定分周器）、４はプログラムカウンタ（可変 分周器）であり、選局回路５から出力されるチャンネル選択信号に対応した分周 比（１／Ｎ）によって分周信号をさらに分周する。

【０００３】 また、６は水晶振動子等が用いられ、基準周波数の発振信号を発振する基準周 波数発振器、７は位相比較器であり、発振信号の位相とプログラムカウンタ４の 出力信号の位相とを比較し、前者の位相が後者の位相より進んでいる場合は進相 信号φＰを出力し、前者の位相が後者の位相より遅れている場合は遅相信号φＲ を出力する。

【０００４】 さらに、８はＮＰＮ型トランジスタＴｒ₁およびＰＮＰ型トランジスタＴｒ₂等 から構成されるチャージポンプであり、位相比較器７の出力電流を増幅するとと もに、進相信号φＰおよび遅相信号φＲを互いに逆相で加算し、位相誤差信号と して出力する。９はその出力電圧によってＶＣＯ１の発振周波数を制御するロー パスフィルタ（以下、ＬＰＦという）であり、パルス状の位相誤差信号に重畳さ れている位相比較器７の出力信号等の高調波成分を除去するとともに、位相誤差 信号の電圧積分を行う。

【０００５】 このような構成において、操作者が選局回路５を操作して所定のチャンネルを 選局すると、選局回路５は、選択信号を出力してこの所定のチャンネルに応じた プログラムカウンタ４の分周比（１／Ｎ）を設定する。これにより、位相誤差信 号に比例した制御電圧がＬＰＦ９から出力されてＶＣＯ１の制御電圧入力端子に 入力されるので、ＶＣＯ１から出力される高周波信号の周波数が所定のチャンネ ルに応じた周波数にロックする。このロックするまでの時間、すなわちロックア ップタイムが短いほど、ＶＣＯ２から出力される高周波信号の周波数が短時間で 所定の値に安定する。

【０００６】 ところで、最近の電子機器の低電圧化に伴って上述したＰＬＬシンセサイザが 用いられる無線通信機等も低電圧化され、この低電圧化によってチャージポンプ ８の利得や位相比較器７の出力電圧が低下する。この結果、ＰＬＬシンセサイザ の周波数ロックアップタイムも長くなるため、電子機器全体の性能も低下してし まう。 そこで、低電圧化された場合においても周波数ロックアップタイムを短くする には、以下に示すように、ＬＰＦ９の時定数を小さくするか、チャージポンプ８ の利得あるいはＶＣＯ１の感度を大きくすればよい。

【０００７】 ここで、図３に示すＰＬＬシンセサイザの閉ループ固有振動数をω_n、ステッ プ応答数をＭとするとこれらはそれぞれ以下に示す数式１および２で表される。

【数１】

【数２】 ただし、Ａはチャージポンプ８の利得、ＫはＶＣＯ１の感度（Δｆ／ΔＶ）、 Ｔは周波数ロックアップタイム、Ｒ₁，Ｒ₂およびＣ₁はそれぞれＬＰＦ９の２つ の抵抗と１つのコンデンサの値である。 数式１および２からわかるように、周波数ロックアップタイムを短くするには 、ＬＰＦ９の時定数を小さくするか、チャージポンプ８の利得ＡまたはＶＣＯ１ の感度Ｋを大きくすればよい。

【０００８】 次に、周波数ロックアップタイムを短くするために、オペアンプを用いたアク ティブフィルタを設けた従来のＰＬＬシンセサイザの第２の構成例のブロック図 を図４に示す。この図において、図３の各部に対応する部分には同一の符号を付 け、その説明を省略する。図４においては、チャージポンプ８とＬＰＦ９との間 に、オペアンプＯＰと、値Ｒ₃およびＲ₄を有する抵抗と、値Ｃ₂を有するコンデ ンサとからなるアクティブフィルタ１０が新たに設けられている。

【０００９】 なお、動作については上述した第１の構成例とほぼ同様であるので、その説明 を省略する。 図４のＰＬＬシンセサイザが図３のＰＬＬシンセサイザに比べて周波数ロック アップタイムが短くなるのは、チャージポンプ８の出力電流がオペアンプＯＰに よって増幅されてＬＰＦ９を経てＶＣＯ１に供給されるからであり、いわば、駆 動力または制御力が大きくなるのである。なお、アクティブフィルタ１０を設け たことにより、ＬＰＦ９は不要となるが、ＬＰＦ９がある場合は、ＬＰＦ９を取 り除いた場合に比べてフィルタ全体の特性が良い。

【００１０】

【考案が解決しようとする課題】

ところで、上述した従来のＰＬＬシンセサイザにおいて、まず、第１の構成例 の場合、周波数ロックアップタイムを短くするために、ＬＰＦ９の時定数を小さ くすると、位相比較器７の出力信号等に起因する高調波成分がＬＰＦ９で十分に 除去されない。この結果、ＶＣＯ１から出力される高周波信号に高調波成分が重 畳されたままになるので、このＰＬＬシンセサイザが高調波抑圧比の規格を満足 できなくなるという欠点があった。 また、ＬＰＦ９の時定数を小さくする代わりに、ＶＣＯ１の感度Ｋ（Δｆ／Δ Ｖ）を上げると、外来するノイズあるいは内部ノイズに対応するＶＯＣ１自体の 性能（たとえば、Ｓ／ＮやＣ／Ｎ等）が低下するという問題があった。

【００１１】 また、第２の構成例の場合、低電圧で使用すると、オペアンプＯＰの出力電圧 が低くなるのに対してオペアンプＯＰのノイズレベルはそのままであるので、相 対的にＳ／Ｎが悪化する。また、オペアンプＯＰを付加することによって回路全 体の雑音量が大きくなるため、回路全体のＳ／ＮやＣ／Ｎ等が第１の構成例に比 べて悪化するという問題があった。 この考案は、このような背景の下になされたもので、機器の性能を低下させる ことなく、低電圧化を実現できるとともに、周波数ロックアップタイムも短いＰ ＬＬシンセサイザを提供することを目的とする。

【００１２】

【課題を解決するための手段】

この考案は、高周波信号を出力する電圧制御発振器と、前記高周波信号を分周 して分周信号を出力する分周器と、基準周波数の発振信号を出力する基準周波数 発振器と、前記発振信号の位相と前記分周信号の位相とを比較し、その結果に応 じて進相信号または遅相信号を出力する位相比較器と、ＮＰＮ型トランジスタお よびＰＮＰ型トランジスタ等から構成され、前記位相比較器の出力電流を増幅す るとともに、進相信号および遅相信号を互いに逆相で加算し、位相誤差信号とし て出力するチャージポンプと、前記位相誤差信号から高調波成分を除去するとと もに、前記位相誤差信号を電圧積分してその出力電圧によって前記電圧制御発振 器の発振周波数を制御するローパスフィルタとを具備するＰＬＬシンセサイザに おいて、前記チャージポンプの前記ＮＰＮ型トランジスタおよび前記ＰＮＰ型ト ランジスタの少なくとも一方をダーリントン接続されたトランジスタで構成した ことを特徴としている。

【００１３】

【作用】 上記構成によれば、チャージポンプのダーリントン接続されたトランジスタの コレクタ電流がダーリントン接続しない場合に比べて直流電流増幅率倍になるの で、遅相信号または進相信号が入力された場合のチャージポンプの利得は、従来 のチャージポンプの利得に比べて大きくなり、周波数ロックアップタイムが従来 に比べて短くなる。

【００１４】

【実施例】

以下、図面を参照して、この考案の一実施例について説明する。図１はこの考 案の第１の実施例によるＰＬＬシンセサイザの構成を示すブロック図であり、こ の図において、図３の各部に対応する部分には同一の符号を付け、その説明を省 略する。この図に示すＰＬＬシンセサイザにおいては、チャージポンプ８に代え て、トランジスタＴｒ₁のコレクタ・エミッタ間にトランジスタＴｒ₃がダーリン トン接続されたチャージポンプ１１が新たに設けられている。

【００１５】 上述したように、トランジスタＴｒ₁およびＴｒ₃をダーリントン接続すること により、トランジスタＴｒ₃のコレクタ電流Ｉ_C3は、トランジスタＴｒ₁のコレク タ電流Ｉ_C3のｈ_FE倍となる。 この結果、遅相信号φＲが入力された場合のチャージポンプ１１の利得は、従 来のチャージポンプ８の利得に比べて大きくなるので、上述した数式１および２ より、遅相信号φＲが入力された場合の周波数ロックアップタイムが従来に比べ て短くなる。実験によれば、このＰＬＬシンセサイザの遅相信号φＲが入力され た場合の周波数ロックアップタイムは、従来に比べて２０〜３０％短くなった。

【００１６】 次に、この考案の第２の実施例について説明する。図２はこの考案の第２の実 施例によるＰＬＬシンセサイザの構成を示すブロック図であり、この図において 、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。この 図に示すＰＬＬシンセサイザにおいては、チャージポンプ１１に代えて、トラン ジスタＴｒ₂のコレクタ・エミッタ間にトランジスタＴｒ₄がダーリントン接続さ れたチャージポンプ１２が新たに設けられている。

【００１７】 このような構成によれば、遅相信号φＲおよび進相信号φＰのいずれが入力さ れてもチャージポンプ１２の利得は、従来のチャージポンプ８の利得に比べて大 きくなるので、上述した数式１および２より、遅相信号φＲおよび進相信号φＰ が入力された場合の周波数ロックアップタイムが従来に比べて短くなる。

【００１８】 以上説明したように、この実施例によれば、ＬＰＦ９の時定数を小さくしなく ても、周波数ロックアップタイムを短くすることができるので、ＶＣＯ１に入力 される制御電圧から高調波成分を除去するＬＰＦ９の性能を犠牲にすることがな い。 また、この実施例によれば、ＶＣＯ１の感度を大きくしなくても、周波数ロッ クアップタイムを短くすることができるので、外来するノイズあるいは内部ノイ ズに対応するＶＣＯ１自体の性能（たとえば、Ｓ／ＮやＣ／Ｎ等）が低下しない 。

【００１９】

【考案の効果】

以上説明したように、この考案によれば、機器の性能を低下させることなく、 低電圧化を実現できるという効果がある。また、周波数ロックアップタイムも短 くすることができるという効果がある。

【図面の簡単な説明】

【図１】この考案の第１の実施例によるＰＬＬシンセサ
イザの構成を示すブロック図である。

【図２】この考案の第２の実施例によるＰＬＬシンセサ
イザの構成を示すブロック図である。

【図３】従来のＰＬＬシンセサイザの第１の構成例を示
すブロック図である。

【図４】従来のＰＬＬシンセサイザの第２の構成例を示
すブロック図である。

【符号の説明】

１ ＶＣＯ ３ プリスケーラ ４ プログラムカウンタ ５ 選局回路 ６ 基準周波数発振器 ７ 位相比較器 ８，１１，１２ チャージポンプ ９ ＬＰＦ １０ アクティブフィルタ Ｔｒ₁〜Ｔｒ₄ トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/10 Ｅ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 高周波信号を出力する電圧制御発振器
   と、 前記高周波信号を分周して分周信号を出力する分周器
   と、 基準周波数の発振信号を出力する基準周波数発振器と、 前記発振信号の位相と前記分周信号の位相とを比較し、
   その結果に応じて進相信号または遅相信号を出力する位
   相比較器と、 ＮＰＮ型トランジスタおよびＰＮＰ型トランジスタ等か
   ら構成され、前記位相比較器の出力電流を増幅するとと
   もに、進相信号および遅相信号を互いに逆相で加算し、
   位相誤差信号として出力するチャージポンプと、 前記位相誤差信号から高調波成分を除去するとともに、
   前記位相誤差信号を電圧積分してその出力電圧によって
   前記電圧制御発振器の発振周波数を制御するローパスフ
   ィルタとを具備するＰＬＬシンセサイザにおいて、 前記チャージポンプの前記ＮＰＮ型トランジスタおよび
   前記ＰＮＰ型トランジスタの少なくとも一方をダーリン
   トン接続されたトランジスタで構成したことを特徴とす
   るＰＬＬシンセサイザ。