JPH0557944A - サーマルヘツド駆動回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】サーマルヘッドの駆動回路において、メモリの
使用数を大幅に減らし、回路規模・基板面積を小さくす
る。 【構成】通電終了点メモリＥＭ1 〜ＥＭ3 は、それぞれ
１４ビットのアドレス端子Ａ0 〜Ａ13を有し、その下位
６ビットＡ0 〜Ａ5 はカウンタ１０の下位６ビット出力
端子にそれぞれ接続され、上位８ビットはアドレス・セ
レクタＡＳ1 〜ＡＳ3 の出力端子にそれぞれ接続され
る。これらの通電終了点メモリＥＭ1 〜ＥＭ3 の８ビッ
ト・データ端子は、それぞれＡＮＤ回路ＬＣ1 〜ＬＣ3
の一方の入力端子および出力端子に接続されている。通
電終了点メモリＥＭ1,ＥＭ2,ＥＭ3 には、それぞれ発熱
抵抗素子Ｒ1 〜Ｒ512,Ｒ513 〜Ｒ1024，Ｒ1025〜Ｒ1536
に対応する画素データの値に対応したメモリ領域で、か
つ各発熱抵抗素子Ｒ1 〜Ｒ512,Ｒ513 〜Ｒ1024，Ｒ1025
〜Ｒ1536に割り当てられた記憶位置に、通電終了時点を
表すビット“０”が格納される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画素の濃度に対応する
通電時間だけ各発熱抵抗素子を通電させることによって
各画素の濃度階調を制御するようにしたサーマルヘッド
の駆動回路に関する。

【０００２】

【従来の技術】図５〜図７につき、従来技術によるサー
マルヘッド駆動回路を説明する。図５は、この従来のサ
ーマルヘッド駆動回路の回路構成を示すブロック図であ
る。この図において、一点鎖線の左側がサーマルヘッド
駆動回路で、右側はサーマルヘッドである。このサーマ
ルヘッドでは、印画ラインと平行に配置される長尺状の
発熱抵抗基板１００上に１５３６個の発熱抵抗素子Ｒ1
〜Ｒ1536を一列に設けている。記録用紙を副走査方向に
一定の速度で送りながら、一定周期毎に（一定ピッチ
で）各発熱抵抗素子Ｒ1 〜Ｒ1536を各画素データに応じ
て単位通電時間の整数倍の時間だけ通電させることによ
り、各通電時間に相応した階調濃度を有する画素を記録
用紙の各印画ライン上に記録するようにしている。

【０００３】このサーマルヘッド駆動回路において、フ
レームメモリ１０２には、テレビ受像機またはＶＴＲ等
の映像ソース（図示せず）より１コマ分の画像データが
書き込まれる。記録時には、このフレームメモリ１０２
より１印画ライン分ずつ画像データが読み出される。ア
ドレスカウンタ１０４は、フレームメモリ１０２に読出
用のアドレス信号を与える。

【０００４】フレームメモリ１０２より読み出された１
印画ライン分の画像データは、図６に示すようなタイミ
ングで、順番に６４個の画素データを１組として２４組
ずつ２４個のパルス幅データメモリＰＭ1 〜ＰＭ24に分
配される。すなわち、１印画ライン分の画像データは、
１５３６個の発熱抵抗素子Ｒ1 〜Ｒ1536に対応する１５
３６個の画素データＤ1 〜Ｄ1536からなり、最初（第１
組）の６４個の画素データＤ1 〜Ｄ64は第１のパルス幅
データメモリＰＭ1 に順次格納され、次（第２組）の６
４個の画素データＤ65〜Ｄ128 は第２のパルス幅データ
メモリＰＭ2 に順次格納され、……、最後（第２４組）
の６４個の画素データＤ1472〜Ｄ1536は第２４のパルス
幅データメモリＰＭ64に順次格納される。

【０００５】次に、アドレスカウンタ１０６からの読出
アドレス信号に応じて、各パルス幅データメモリＰＭ1
〜ＰＭ24より、各６４個分の画素データＤ1 〜Ｄ64、Ｄ
65〜Ｄ128 、……、Ｄ1472〜Ｄ1536が、図７に示すよう
に一定の周期Ｔ0 で繰り返し読み出され、各コンパレー
タＣＯ1 〜ＣＯ24の一方の入力端子に与えられる。一
方、階調カウンタ１０８より、図７に示すように上記の
周期Ｔ0 でカウント値（階調レベル）が［１］から［２
５６］まで１ずつ増分する階調データ［Ｎ］が発生され
る。この階調データ［Ｎ］は、各コンパレータＣＯ1〜
ＣＯ24の他方の入力端子に与えられる。

【０００６】コンパレータＣＯ1 は、各周期Ｔ0 毎に、
第１組の画素データＤ1 〜Ｄ64の各値を各階調データ
［Ｎ］と順次比較し、前者が後者より大きいかもしくは
等しいとき（Ｄi ≧［Ｎ］）は“１”を出力し、そうで
ないとき（Ｄi ＜［Ｎ］）は“０”を出力する。したが
って、たとえば画素データＤ1 について考えると、その
の値が［１５０］の場合は、第１周期から第１５０周期
までは“１”、第１５１周期から第２５３周期までは
“０”がコンパレータＣＯ1 より出力される。

【０００７】このようにして、各周期Ｔ0 毎にコンパレ
ータＣＯ1 より６４個のビットがシリアルに出力され、
各ビットはそれと対応する発熱抵抗素子を単位通電時間
だけ通電させるべきか否かの情報を有する。これら６４
ビットのシリアルデータはシフトレジスタＳＦ1 で６４
ビットのパラレルデータに変換されてから、ドライバＤ
Ｂ1 を介して発熱抵抗素子Ｒ1 〜Ｒ64に対して与えら
れ、各発熱抵抗素子は各ビットの内容に応じて選択的に
単位通電時間だけ通電する。これにより、第１周期〜第
２５３周期（１印画ライン周期）の期間では、各発熱抵
抗素子Ｒ1 〜Ｒ64は、それと対応する画素データの値に
応じた通電時間だけ通電し、その通電時間に相応した階
調濃度の画素を記録する。たとえば、画素データＤ1 の
値が上記のように［１５０］の場合、発熱抵抗素子Ｒ1
は第１周期から第１５０周期までの時間（１５０Ｔ0 に
相当する時間) にわたって通電し、それによって階調濃
度

【１５０】の画素を記録する。

【０００８】第２組の画素データＤ65〜Ｄ128 ないし第
２４組の画素データＤ1472〜Ｄ1536においても、上記と
同様に、各コンパレータＣＯ2 〜ＣＯ24より各周期Ｔ0
毎に各発熱抵抗素子（Ｒ65〜Ｒ128 ）、……、（Ｄ1472
〜Ｄ1536）を単位通電時間だけ通電すべきか否かを指示
するビットが出力され、１印画ライン周期の期間を通じ
て各発熱抵抗素子は、それと対応する画素データの値に
応じた通電時間だけ通電し、その通電時間に比例した階
調濃度の画素を記録する。

【０００９】

【発明が解決しようとする課題】上述のように、従来の
サーマルヘッド駆動回路では、たとえば１５３６個の発
熱抵抗素子を備える場合には、２４個のパルス幅データ
メモリＰＭ1 〜ＰＭ24および２４個のコンパレータＣＯ
1〜ＣＯ24を用いる。特に、パルス幅データメモリＰＭ1
〜ＰＭ24にあっては、６４個の８ビット画素データを
格納できるメモリ容量（５１２ビット容量）で間に合う
にもかかわらず、現実にはそのような小容量のメモリは
存在しないので、１６Ｋ程度のメモリが２４個使われて
いる。

【００１０】メモリはゲートアレイに組込めないので、
回路基板上で単体のチップとして取付される。したがっ
て、２４個のパルス幅データメモリＰＭ1 〜ＰＭ24を実
装するとなると、回路規模が大型化・繁雑化し、相当の
基板面積を必要とした。

【００１１】また、上記の例では、６４個の発熱抵抗素
子を１組にまとめてデータを６４個分ずつシリアルに処
理したが、印画速度を高速化しようとすれば、１組の発
熱抵抗素子数を６４個からたとえば３２個に少なくし
て、組の数を２４組から４８組に増やすことになるが、
これによって、従来の駆動回路においては、４８個もの
パルス幅データメモリを備えることになり、上記回路規
模の大型化の問題は一層顕著になった。また、解像度を
上げるため、発熱抵抗素子の個数を１５３６個からたと
えば倍の３０７２個に増やそうとする場合にも、同様な
問題が生じた。

【００１２】本発明は、上記従来の問題点に鑑みてなさ
れたもので、メモリの使用数を大幅に少なくして回路規
模を小さくしたサーマルヘッド駆動回路を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のサーマルヘッド駆動回路は、１つの印画
ライン上の複数の画素に複数の発熱抵抗素子を１対１で
対応させ、各印画ラインについて各発熱抵抗素子の通電
時間を各画素データに応じて制御することにより各画素
に所定の濃度階調を与えるようにしたサーマルヘッドの
駆動回路において、各発熱抵抗素子に割り当てられ、か
つ各画素データの値に応じたメモリ番地に各発熱抵抗素
子の通電終了時点を表すデータを格納するメモリ手段
と、各印画ラインについて前記メモリ手段より所定のア
ドレッシングで読出されるデータに基づいて各発熱抵抗
素子の通電時間を制御する手段とを具備する構成とし
た。

【００１４】

【作用】本発明のメモリ手段においては、各発熱抵抗素
子に割り当てられ、かつ各画素データの値に応じたメモ
リ番地に、各発熱抵抗素子の通電終了時点を表すデータ
が格納される。そして、所定のアドレッシングで、たと
えば先頭のメモリ番地より順にデータが読み出される。
そうすると、各発熱抵抗素子に割り当てられたメモリ番
地についてみると、その発熱抵抗素子に対応する画素デ
ータの値に応じたメモリ番地よりも前のメモリ番地から
は通電を行うべき旨を指示するデータが読み出されるこ
とになり、その間、各発熱抵抗素子は通電を持続する。
そして、各発熱抵抗素子に対応する画素データの値に応
じたメモリ番地より、通電終了点データが読み出される
と、そのデータに応動して各発熱抵抗素子の通電を停止
させる。

【００１５】

【実施例】以下、図１〜図４を参照して本発明の実施例
を説明する。図１は、本発明の一実施例によるサーマル
ヘッド駆動回路の回路構成を示すブロック図である。こ
のサーマルヘッド駆動回路は、出力端子Ｕ1 〜Ｕ24を介
して図５のサーマルヘッドと同一構成のサーマルヘッド
に接続されている。

【００１６】このサーマルヘッド駆動回路では、３つの
通電終了点メモリＥＭ1 〜ＥＭ3 が設けられる。これら
の通電終了点メモリＥＭ1 〜ＥＭ3 は、それぞれ１４ビ
ットのアドレス端子Ａ0 〜Ａ13を有し、その下位６ビッ
トＡ0 〜Ａ5 はカウンタ１０の下位６ビット出力端子に
それぞれ接続され、上位８ビットはアドレス・セレクタ
ＡＳ1 〜ＡＳ3 の出力端子にそれぞれ接続される。これ
らの通電終了点メモリＥＭ1 〜ＥＭ3 の８ビット・デー
タ端子は、それぞれＡＮＤ回路ＬＣ1 〜ＬＣ3の一方の
入力端子および出力端子に接続されている。

【００１７】アドレス・セレクタＡＳ1 〜ＡＳ3 の一方
の８ビット入力端子はフレームメモリ１２の８ビット出
力端子に接続され、他方の８ビット入力端子は階調カウ
ンタ１６の８ビット出力端子に接続される。これらのア
ドレス・セレクタＡＳ1 〜ＡＳ3 は、 各通電終了点メモ
リＥＭ1 〜ＥＭ3 に通電終了点データを書き込むときは
フレームメモリ１２側へ切り替わり、各通電終了点メモ
リＥＭ1 〜ＥＭ3 より通電時間制御データを読み出すと
きは階調カウンタ１６側へ切り替わるようになってい
る。

【００１８】フレームメモリ１２には、テレビ受像機ま
たはＶＴＲ等の映像ソース（図示せず）より１コマ分の
画像データが書き込まれる。記録時には、このフレーム
メモリ１２より１印画ライン分ずつ画像データが読み出
される。アドレスカウンタ１４は、フレームメモリ１２
に読出用のアドレス信号を与える。フレームメモリ１２
より読み出された１印画ライン分の画像データのうち、
第１〜第５１２の発熱抵抗素子Ｒ1 〜Ｒ512 に対応する
５１２個の８ビット画素データはセレクタＡＳ1 を介し
て通電終了点メモリＥＭ1 の上位８ビットアドレス端子
に与えられ、第５１３〜第１０２４の発熱抵抗素子Ｒ51
3 〜Ｒ1024に対応する５１２個の８ビット画素データは
セレクタＡＳ2 を介して通電終了点メモリＥＭ2 の上位
８ビットアドレス端子に与えられ、第１０２５〜第１５
３６の発熱抵抗素子Ｒ1025〜Ｒ1536に対応する５１２個
の８ビット画素データはセレクタＡＳ3 を介して通電終
了点メモリＥＭ3 の上位８ビットアドレス端子に与えら
れる。

【００１９】図２は、通電終了点メモリＥＭ1 〜ＥＭ3
におけるアドレス・データ配置例を示す図である。各通
電終了点メモリＥＭ1 〜ＥＭ3 は５１２×２５６ビット
容量のメモリで、１４ビットのアドレス信号（Ａ0 〜Ａ
13）で指定される各メモリ番地に８ビットのデータを格
納する。たとえば、通電終了点メモリＥＭ1 は、上位８
ビット・アドレス（Ａ6 〜Ａ13) の値が［０］で、下位
６ビット・アドレス（Ａ0 〜Ａ5 ) の値が［０］で指定
されるメモリ番地に、８ビットデータ（ｐ1,ｐ65, …
…，ｐ449 ）を格納する。各ビットｐ1,ｐ2,……、ｐ15
36は、それぞれ発熱抵抗素子Ｒ1,Ｒ2,……Ｒ1536に対応
し、“１”もしくは“０”の値を有し、書込前は（初期
化状態では）全ビットが“１”にセットされる。また、
たとえば通電終了点メモリＥＭ1 において、各メモリ番
地の第１ビット（桁）＜０＞には発熱抵抗素子Ｒ1 〜Ｒ
64に対応するビットｐ1 〜ｐ64が格納され、第２ビット
（桁）＜１＞には発熱抵抗素子Ｒ65〜Ｒ128 に対応する
ビットｐ65〜ｐ128 が格納され、……、第８ビット
（桁）＜７＞には発熱抵抗素子Ｒ449 〜Ｒ512 に対応す
るビットｐ449 〜ｐ512 が格納される。

【００２０】これらの通電終了点メモリＥＭ1 〜ＥＭ3
に各発熱抵抗素子Ｒ1,Ｒ2,……Ｒ1536に対する通電終了
点データを書き込むときは、上記のように上位８ビット
・アドレス端子Ａ6 〜Ａ13にフレームメモリ１２より
［０］〜［２５５］のいずれかの値を有する８ビット画
素データが入力されると同時に、下位６ビット・アドレ
ス端子Ａ0 〜Ａ5 にカウンタ１０より値［０］（00000
0) から〜［６４］(111111)までカウント・アップする
下位６ビット・カウント出力信号が入力される。一方、
各通電終了点メモリＥＭ1 〜ＥＭ3 のデータ入力端子に
は、それぞれＡＮＤ回路ＬＣ1 〜ＬＣ3 の出力端子よ
り、上記８ビット画素データが６４個入力する度毎に０
の桁が１つ上位へ移動する８ビット・データ（つまり、
(11111110), (11111101), ……，(01111111)）が入力さ
れる。

【００２１】これにより、たとえば通電終了点メモリＥ
Ｍ1 において、最初に、カウンタ１０より第１の発熱抵
抗素子Ｒ1 に対応するカウント出力値［０］が下位６ビ
ット・アドレス端子Ａ0 〜Ａ5 に入力される時、フレー
ムメモリ１２より第１の発熱抵抗素子Ｒ1 に対応する画
素データが上位８ビット・アドレス端子Ａ6 〜Ａ13に入
力され、この画素データの値がたとえば［８５］である
とする。そうすると、上位８ビット・アドレスが［８
５］で、下位６ビット・アドレスが［０］で指定される
メモリ番地に、第１ビット＜０＞だけが“０”の８ビッ
トデータ（11111110) が書き込まれる。

【００２２】次に、カウンタ１０より第２の発熱抵抗素
子Ｒ2 に対応するカウント出力値［１］が下位６ビット
・アドレス端子Ａ0 〜Ａ5 に入力され、フレームメモリ
１２より第２の発熱抵抗素子Ｒ2 に対応する、たとえば
値［２３４］の画素データが上位８ビット・アドレス端
子Ａ6 〜Ａ13に入力されたとする。そうすると、上位８
ビット・アドレスが［２３４］で、下位６ビット・アド
レスが［１］で指定されるメモリ番地に、第１ビット＜
０＞だけが“０”の８ビットデータ（11111110) が書き
込まれる。………。

【００２３】次に、カウンタ１０より第１の発熱抵抗素
子Ｒ64に対応するカウント出力値［６３］が下位６ビッ
ト・アドレス端子Ａ0 〜Ａ5 に入力され、フレームメモ
リ１２より第６４の発熱抵抗素子Ｒ64に対応する画素デ
ータが上位８ビット・アドレス端子Ａ6 〜Ａ13に入力さ
れ、この画素データの値がたとえば［１０］であるとす
る。そうすると、上位８ビット・アドレスが［１０］
で、下位６ビット・アドレスが［６３］で指定されるメ
モリ番地に、第１ビット＜０＞だけが“０”の８ビット
データ（11111110) が書き込まれる。

【００２４】次に、カウンタ１０より第６５の発熱抵抗
素子Ｒ65に対応するカウント出力値［０］が下位６ビッ
ト・アドレス端子Ａ0 〜Ａ5 に入力され、フレームメモ
リ１２より第６５の発熱抵抗素子Ｒ65に対応する、たと
えば値［１１２］の画素データが上位８ビット・アドレ
ス端子Ａ6 〜Ａ13に入力されたとする。そうすると、上
位８ビット・アドレスが［１１２］で、下位６ビット・
アドレスが［０］で指定されるメモリ番地に、第２ビッ
ト＜１＞だけが“０”の８ビットデータ（11111101) も
しくは第１ビット＜０＞および第２ビット＜１＞だけが
“０”の８ビットデータ（11111100) が書き込まれる。
ここで、第２ビット＜１＞だけが“０”の８ビットデー
タ（11111101) が書き込まれる場合は、先の第１〜第６
４の発熱抵抗素子Ｒ1 〜Ｒ64に対応する通電終了点デー
タの書込みにおいて同一のメモリ番地の第１ビット＜０
＞に“０”が書き込まれなかった場合である。また、第
１ビット＜０＞および第２ビット＜１＞だけが“０”の
８ビットデータ（11111100) が書き込まれる場合は、先
の第１〜第６４の発熱抵抗素子Ｒ1 〜Ｒ64に対応する通
電終了点データの書込みにおいて同一のメモリ番地の第
１ビット＜０＞に“０”が書き込まれた場合である。

【００２５】上記のような動作により、通電終了点メモ
リＥＭ1 には、各発熱抵抗素子Ｒ1〜Ｒ512 に対応する
画素データの値に対応したメモリ領域（上位８ビットの
アドレス信号で指定されるメモリ領域）で、かつ各発熱
抵抗素子Ｒ1 〜Ｒ512 に割り当てられた記憶位置（下位
６ビット・アドレスで指定されるメモリ番地で、かつ各
ビット（桁）番号で指定される位置）に、通電終了時点
を表すビット“０”が格納される。

【００２６】同様にして、通電終了点メモリＥＭ2 に
は、各発熱抵抗素子Ｒ513 〜Ｒ1024に対応する画素デー
タの値に対応したメモリ領域（上位８ビットのアドレス
信号で指定されるメモリ領域）で、かつ各発熱抵抗素子
Ｒ513 〜Ｒ1024に割り当てられた記憶位置（下位６ビッ
ト・アドレスで指定されるメモリ番地であって、かつ各
ビット（桁）番号で指定される位置）に、通電終了時点
を表すビット“０”が格納される。また、通電終了点メ
モリＥＭ3 には、各発熱抵抗素子Ｒ1025〜Ｒ1536に対応
する画素データの値に対応したメモリ領域（上位８ビッ
トのアドレス信号で指定されるメモリ領域）で、かつ各
発熱抵抗素子Ｒ1025〜Ｒ1536に割り当てられた記憶位置
（下位６ビット・アドレスで指定されるメモリ番地であ
って、かつ各ビット（桁）番号で指定される位置）に、
通電終了時点を表すビット“０”が格納される。

【００２７】これらの通電終了点メモリＥＭ1 〜ＥＭ3
より各発熱抵抗素子Ｒ1,Ｒ2,……Ｒ1536に対する通電時
間制御データを読み出すときは、各通電終了点メモリＥ
Ｍ1〜ＥＭ3 に対して同時に、階調カウンタ１６より１
印画ライン分の印画期間中に一定の周期でカウント値
（階調レベル）が［０］から［２５５］まで１ずつカウ
ントアップするカウント出力信号が上位８ビットのアド
レス端子Ａ6 〜Ａ13に与えられるとともに、各階調カウ
ント出力信号（上位８ビットアドレス信号）の１周期毎
にカウンタ１０の下位６ビット出力端子より値が［０］
から［６３］まで１ずつカウントアップするカウント出
力信号が下位６ビットのアドレス端子Ａ0〜Ａ5 に与え
られる。

【００２８】これにより、たとえば通電終了点メモリＥ
Ｍ1 についてみると、最初に、上位８ビット・アドレス
（Ａ6 〜Ａ13）の値が［０］で、下位６ビット・アドレ
ス（Ａ0 〜Ａ5 ）の値が［０］で指定されるメモリ番地
がアクセスされ、このメモリ番地より８ビットデータ
（ｐ1,ｐ65, ……，ｐ449)が読み出される。次に、上位
８ビット・アドレス（Ａ6 〜Ａ13）の値が［０］で、下
位６ビット・アドレス（Ａ0 〜Ａ5 ）の値が［１］で指
定されるメモリ番地がアクセスされ、このメモリ番地よ
り８ビットデータ（ｐ2,ｐ66, ……，ｐ450)が読み出さ
れる。………。次に、上位８ビット・アドレス（Ａ6 〜
Ａ13）の値が［０］で、下位６ビット・アドレス（Ａ0
〜Ａ5 ）の値が［６３］で指定されるメモリ番地より、
８ビットデータ（ｐ64，ｐ128,……，ｐ512)が読み出さ
れる。

【００２９】次に、上位８ビット・アドレス（Ａ6 〜Ａ
13）の値が［１］で、下位６ビット・アドレス（Ａ0 〜
Ａ5 ）の値が［０］で指定されるメモリ番地より、８ビ
ットデータ（ｐ1,ｐ65, ……，ｐ449)が読み出される。
次に、上位８ビット・アドレス（Ａ6 〜Ａ13）の値が
［１］で、下位６ビット・アドレス（Ａ0 〜Ａ5 ）の値
が［１］で指定されるメモリ番地より、８ビットデータ
（ｐ2,ｐ66, ……，ｐ450)が読み出される。………。最
後に、上位８ビット・アドレス（Ａ6 〜Ａ13）の値が
［２５５］で、下位６ビット・アドレス（Ａ0 〜Ａ5 ）
の値が［６３］で指定されるメモリ番地より、８ビット
データ（ｐ64, ｐ128,……，ｐ512)が読み出される。

【００３０】上記のようにして通電終了点メモリＥＭ1
より読み出される８ビットデータ（たとえばｐ1,ｐ65,
……，ｐ449)は、それと対応する発熱抵抗素子（Ｒ1,Ｒ
65,……，Ｒ449 ）を単位通電時間だけ通電させるか否
かの情報を有している。これにより、各ビットｐi が
“１”のときそれと対応する発熱抵抗素子Ｒi は単位通
電時間だけ通電するが、各ビットｐi が“０”のとき発
熱抵抗素子Ｒi は通電しない。

【００３１】たとえば発熱抵抗素子Ｒ1 について、上記
のように、上位８ビット・アドレスが［８５］で、下位
６ビット・アドレスが［０］で指定されるメモリ番地の
第１ビット＜０＞に通電終了点データ“０”が格納され
ているとする。この場合、階調カウンタ１６からのカウ
ント値が［０］から［８４］までカウントアップする各
期間中は、カウンタ１０の下位６ビットの値が［０］で
指定される各メモリ番地の第１ビット＜０＞より“１”
が読み出されるので、発熱抵抗素子Ｒ1 は単位通電時間
の通電を８５回繰り返す。そして、階調カウンタ１６か
らのカウント値が［８５］になると、カウンタ１０の下
位６ビットの値が［０］で指定される各メモリ番地の第
１ビット＜０＞より通電終了点データ“０”が読み出さ
れ、この通電終了点データ“０”に応動して発熱抵抗素
子Ｒ1の通電は停止する。以後、階調カウンタ１６から
のカウント値が［８６］、［８７］、……［２５５」と
カウントアップする度に、カウンタ１０の下位６ビット
の値が［０］で指定される各メモリ番地の第１ビット＜
０＞より“１”が読み出されるが、後述する履歴データ
メモリＲＭ1 の働きにより、そのビット“１”が自動的
に“０”に変換されるので、発熱抵抗素子Ｒ1 が通電す
ることはない。

【００３２】上記のようにして、発熱抵抗素子Ｒ1 に対
しては、通電終了点メモリＥＭ1 より一定周期で
“１”、“１”、……、“１”、“０”、“１”、…
…、“１”の通電時間制御データが出力され、通電終了
点データ“０”が出力される時点は発熱抵抗素子Ｒ1 に
対応する画素データの値によって決まる。同様にして、
発熱抵抗素子Ｒ65, Ｒ129,……，Ｒ449 に対しても、発
熱抵抗素子Ｒ1 に対するのと同時じタイミングで通電時
間制御データが出力される。また、他の発熱抵抗素子
（Ｒ2,Ｒ66, ……，Ｒ450 ）〜（Ｒ64，Ｒ128,……，Ｒ
512 ）に対しても、同様にして通電時間制御データが読
み出される。また、他の通電終了点メモリＥＭ2 、ＥＭ
3 においても、上記通電終了点メモリＥＭ1 の動作と並
列的（同時的）に通電時間制御データの読み出しが行わ
れ、それらの通電時間制御データにしたがって発熱抵抗
素子Ｒ513 〜Ｒ1024、Ｒ1025〜Ｒ1536の通電時間がそれ
ぞれ制御される。

【００３３】図４は、各発熱抵抗素子Ｒ1,Ｒ2,……，Ｒ
1536の通電時間の一例を示すタイミング図である。発熱
抵抗素子Ｒ1 にあっては８５回の単位通電時間８５Ｔ0
だけ通電し、発熱抵抗素子Ｒ2 にあっては２３４回の単
位通電時間２３４Ｔ0 だけ通電し、発熱抵抗素子Ｒ3 に
あっては３５回の単位通電時間３５Ｔ0 だけ通電し、…
…、発熱抵抗素子Ｒ1536にあっては７回の単位通電時間
７Ｔ0 だけ通電する。いずれも、通電終了点データメモ
リＥＭ1 〜ＥＭ3 の対応するメモリ番地より通電終了点
データが出力された時に、通電が停止する。

【００３４】図１において、デコーダ１８は、各通電終
了点データメモリＥＭ1 〜ＥＭ3 に書き込まれるべき通
電終了点データを生成するためのもので、カウンタ１０
の上位３ビットのカウント出力信号を入力し、その３ビ
ットの値［Ｋ］に対応した桁にだけ“０”ビットを有
し、残りの全ての桁に“１”ビットを有するような８ビ
ット・データを出力する。すなわち、カウンタ１０の上
位３ビットのカウント出力信号が(000),(001),(010),…
…,(111)に対して、デコーダ１８の出力端子より(11111
110),(11111101),(11111011), ……，(01111111)がそれ
ぞれ得られる。このデコーダ１８より出力された８ビッ
トデータは、各データ・セレクタＤＳ1 〜ＤＳ3 を介し
て各ＡＮＤ回路ＬＣ1 〜ＬＣ3 の一方の入力端子に与え
られる。各ＡＮＤ回路ＬＣ1 〜ＬＣ3 の他方の入力端子
には、各通電終了点データメモリＥＭ1 〜ＥＭ3 におい
て書込みされるべきメモリ番地の旧データが与えられ
る。このために、各通電終了点データメモリＥＭ1 〜Ｅ
Ｍ3 においては、書込みに先立って当該メモリ番地の旧
データが読み出される。この旧データとデコーダ１８か
らのデータとの論理積をとった８ビットデータが各ＡＮ
Ｄ回路ＬＣ1 〜ＬＣ3 より得られ、この論理積をとった
８ビットデータが各通電終了点データメモリＥＭ1 〜Ｅ
Ｍ3 の当該メモリ番地に書き込まれる。

【００３５】このように、デコーダ１８からのデータを
旧データと論理積をとった上で、各通電終了点データメ
モリＥＭ1 〜ＥＭ3 の当該メモリ番地に書き込むように
した理由は、たとえば上位８ビット・アドレスの値が
［８５］で、下位６ビット・アドレスの値が［０］で指
定されるメモリ番地に、第１ビット＜０＞に通電終了点
データ“０”が格納されたのち、たとえば第２ビット＜
１＞にも通電終了点データ“０”が格納される場合、デ
コーダ１８からのデータを当該メモリ番地の旧データに
そのまま重ねて書き込んだならば、先に書き込んである
第１ビット＜０＞の通電終了点データ“０”が不所望に
“１”に変わってしまうためである。そこで、デコーダ
１８からのデータ(11111101)を旧データ(11111110)と論
理積をとれば、第１ビットに通電終了点データ“０”を
保存し、かつ第２ビットに通電終了点データ“０”を入
れた８ビットデータ(11111100)が得られるので、この８
ビットデータ(11111100)を当該メモリ番地に書き込むこ
とによって、上記の不具合が避けられる。

【００３６】各履歴データメモリＲＭ1 〜ＲＭ3 は、図
３に示すようなフォーマットのアドレス・データ配置構
造を有する６４×８ビット容量のＲＡＭで、その６ビッ
ト・アドレス端子はカウンタ１０の下位６ビット・カウ
ント出力端子に接続され、その８ビットデータ端子は各
ＡＮＤ回路ＬＣ1 〜ＬＣ3 の出力端子に接続されるとと
もにデータセレクタＤＳ1 〜ＤＳ3 の他方の入力端子に
接続される。図３において、各ビットｐ1,ｐ2,……、ｐ
1536は、それぞれ発熱抵抗素子Ｒ1,Ｒ2,……Ｒ1536に対
応し、“１”もしくは“０”の値を有し、書込前は（初
期化状態では）全ビットが“１”にセットされる。

【００３７】各通電終了点データメモリＥＭ1 〜ＥＭ3
より通電時間制御データが読み出される時、カウンタ１
０からの下位６ビットのカウント出力信号がアドレス信
号として各履歴データメモリＲＭ1 〜ＲＭ3 に入力さ
れ、そのアドレス信号によって指定されるメモリ番地よ
り８ビットデータが読み出される。そして、この読み出
された各８ビットデータは、各データセレクタＤＳ1 〜
ＤＳ3 を介してＡＮＤ回路ＬＣ1 〜ＬＣ3 に入力され、
そこで各通電終了点データメモリＥＭ1 〜ＥＭ3からの
８ビット通電時間制御データと論理積をとられる。

【００３８】したがって、たとえば通電終了点データメ
モリＥＭ1 において、上位８ビット・アドレスが［８
５］で下位６ビット・アドレスが［０］で指定されるメ
モリ番地より、たとえば通電時間制御データ(11111110)
が読み出された場合、この通電時間制御データ(1111111
0)はＡＮＤ回路ＬＣ1 で履歴データメモリＲＭ1 からの
８ビットデータ(11111111)と論理積をとられる。この結
果得られた８ビットデータ(11111110)は、そのまま出力
端子Ｕ1 〜Ｕ8 よりサーマルヘッド側へ出力されるとと
もに履歴データメモリＲＭ1 のメモリ番地［０］に書き
込まれる。その後通電終了点データメモリＥＭ1 におい
て、上位８ビット・アドレスが［８６］で下位６ビット
・アドレスが［０］で指定されるメモリ番地より、たと
えば通電時間制御データ(11111111)が読み出された場
合、この通電時間制御データ(11111111)はＡＮＤ回路Ｌ
Ｃ1 で履歴データメモリＲＭ1 からの８ビットデータ(1
1111110)と論理積をとられる。この結果得られた８ビッ
トデータ(11111110)は、そのまま出力端子Ｕ1 〜Ｕ8 よ
りサーマルヘッドのシフトレジスタＳＦ1 〜ＳＦ8 へパ
ラレル出力されるとともに履歴データメモリＲＭ1 のメ
モリ番地［０］に書き込まれる。

【００３９】つまり、発熱抵抗素子Ｒ1 について、いっ
たん通電終了点データ“０”が通電終了点データメモリ
ＥＭ1 より出力されると、履歴データメモリＲＭ1 にお
いて発熱抵抗素子Ｒ1 に対応するメモリ番地［０］の第
１ビット＜０＞に“０”が登録されることにより、以後
はこの履歴データメモリＲＭ1 の登録データ“０”がＡ
ＮＤ回路ＬＣ1 において通電終了点データメモリＥＭ1
からの通電時間制御データの第１ビットの“１”に置き
換わることとなる。これにより、発熱抵抗素子Ｒ1 に対
して、通電終了点データメモリＥＭ1 より通電終了点デ
ータ“０”が出力された後はデータ“０”が送られるこ
ととなる。他の発熱抵抗素子Ｒ2 〜Ｒ1536についても、
同様な動作が行われる。

【００４０】しかして、ＡＮＤ回路ＬＣ1 の出力端子か
らは、発熱抵抗素子（Ｒ1 〜Ｒ64),（Ｒ65〜Ｒ128)，…
…，（Ｒ449 〜Ｒ512)に対する８ビットの通電時間制御
データが、出力端子Ｕ1 〜Ｕ8 を介してサーマルヘッド
のシフトレジスタＳＦ1 〜ＳＦ8 （図５）にパラレル出
力される。そして、ＡＮＤ回路ＬＣ2の出力端子から
は、発熱抵抗素子（Ｒ513 〜Ｒ576), （Ｒ578 〜Ｒ64
0)，……，（Ｒ961 〜Ｒ1024) に対する８ビットの通電
時間制御データが、出力端子Ｕ9 〜Ｕ16を介してサーマ
ルヘッドのシフトレジスタＳＦ9 〜ＳＦ16（図５）にパ
ラレル出力される。そして、ＡＮＤ回路ＬＣ3 の出力端
子からは、発熱抵抗素子（Ｒ1025 〜Ｒ1088),（Ｒ1089
〜Ｒ1152),……，（Ｒ1473〜Ｒ1536) に対する８ビット
の通電時間制御データが、出力端子Ｕ17〜Ｕ24を介して
サーマルヘッドのシフトレジスタＳＦ17〜ＳＦ24（図
５）にパラレル出力される。

【００４１】以上のように、本実施例によるサーマルヘ
ッド駆動回路において使用するメモリは、３個の通電終
了点データメモリＥＭ1 〜ＥＭ3 および３個の履歴デー
タメモリＲＭ1 〜ＲＭ3 の計６個のメモリであり、従来
の駆動回路（図５）で２４個のパルス幅データメモリＰ
Ｍ1 〜ＰＭ24を使用していたのと比較して、格段に少な
いメモリ使用数である。また、コンパレータＣＯ1 〜Ｃ
Ｏ24等も不要である。

【００４２】さらに、印画速度を２倍に上げるため１組
のデータ数を１／２にし、あるいは解像度を２倍に上げ
るため発熱抵抗素子数を３０７２個に増やし、並列回路
数が２倍になっても、通電終了点データメモリおよび履
歴データメモリともそれぞれ６個で、総メモリ数は計１
２個になるにすぎず、従来方式による場合（４８個のパ
ルス幅データメモリＰＭ1 〜ＰＭ24を使用する）と比較
して、メモリ使用量を一層顕著に減少することができ
る。

【００４３】したがって、従来方式と比較して、駆動回
路全体の回路規模は大幅に小さく、基板面積も大幅に小
さくなり、安価な回路となる。

【００４４】なお、上述した実施例では、各通電終了点
データメモリＥＭ1 〜ＥＭ3 において、各発熱抵抗素子
に対して、通電終了点データを格納したメモリ番地より
後続のメモリ番地に“１”を格納するようにした。たと
えば、通電終了点データメモリＥＭ1 において、発熱抵
抗素子Ｒ1 に対し、上位８ビット・アドレスが［８５］
で、下位６ビット・アドレスが［０］で指定されるメモ
リ番地に通電終了点データ“０”を書き込んでも、後続
の上位８ビット・アドレスが［８６］〜［２５５］で、
下位６ビット・アドレスが［０］でそれぞれ指定される
メモリ番地にはデータ“１”を書き込んでいた。そし
て、読出時に、それらのデータ“１”をＡＮＤ回路ＬＣ
1 において履歴データメモリＲＭ1 からの対応するビッ
トで“０”に置き換えるようにした。しかし、書込時に
おいて、上位８ビット・アドレスが［８５］で、下位６
ビット・アドレスが［０］で指定されるメモリ番地に通
電終了点データ“０”を書き込んだならば、後続の上位
８ビット・アドレスが［８６］〜［２５５］で、下位６
ビット・アドレスが［０］でそれぞれ指定されるメモリ
番地にも全てデータ“０”を書き込むように構成するこ
とで、読出時において上記のような処理を行わずに、通
電終了点データメモリＥＭ1 より出力されたデータをそ
のままサーマルヘッド側へ送ることが可能である。他の
通電終了点データメモリＥＭ2 、ＥＭ3 についても同様
である。

【００４５】

【発明の効果】本発明は、上述したような構成を有する
ことにより、以下のような効果を奏する。各発熱抵抗素
子に割り当てられ、かつ各画素データの値に応じたメモ
リ番地に各発熱抵抗素子の通電終了時点を表すデータを
格納し、所定のアドレッシングでたとえば先頭のメモリ
番地より順にデータを読み出し、該メモリ番地より通電
終了点データが読み出されるまで通電を行うようにした
ので、メモリ手段より読み出したデータを通電制御デー
タとして用いることが可能であるため、メモリ手段のメ
モリ領域を有効利用して通電制御データを蓄積すること
ができ、コンパレータ等が不要で、メモリの使用数を大
幅に少なくすることができる。したがって、回路規模・
基板面積を大幅に小さくし、コストも大幅に下げること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるサーマルヘッド駆動回
路の回路構成を示すブロック図である。

【図２】実施例のサーマルヘッド駆動回路における通電
終了点データメモリＥＭ1 〜ＥＭ3 のアドレス・データ
構成例を示す図である。

【図３】実施例のサーマルヘッド駆動回路における履歴
データメモリＲＭ1 〜ＲＭ3 のアドレス・データ構成例
を示す図である。

【図４】実施例のサーマルヘッド駆動回路によって制御
される各発熱抵抗素子Ｒ1 〜Ｒ1536の通電時間の例を示
すタイミング図である。

【図５】従来のサーマルヘッド駆動回路の回路構成およ
びサーマルヘッドの回路構成を示すブロック図である。

【図６】図５の従来のサーマルヘッド駆動回路における
パルス幅データメモリＰＭ1 〜ＰＭ24に画素データが書
き込まれる様子を示すタイミングである。

【図７】図５の従来のサーマルヘッド駆動回路における
パルス幅データメモリＰＭ1 〜ＰＭ24より画素データが
読み出される様子を示すタイミングである。

【符号の説明】

１０ カウンタ １２ フレームメモリ １４ アドレスカウンタ １６ 階調カウンタ １８ デコーダ ＥＭ1 〜ＥＭ3 通電終了点データメモリ ＲＭ1 〜ＲＭ3 履歴データメモリ ＬＣ1 〜ＬＣ3 ＡＮＤ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １つの印画ライン上の複数の画素に複数
   の発熱抵抗素子を１対１で対応させ、各印画ラインにつ
   いて各発熱抵抗素子の通電時間を各画素データに応じて
   制御することにより各画素に所定の濃度階調を与えるよ
   うにしたサーマルヘッドの駆動回路において、 各発熱抵抗素子に割り当てられ、かつ各画素データの値
   に応じたメモリ番地に各発熱抵抗素子の通電終了時点を
   表すデータを格納するメモリ手段と、 各印画ラインについて前記メモリ手段より所定のアドレ
   ッシングで読出されるデータに基づいて各発熱抵抗素子
   の通電時間を制御する手段と、を具備することを特徴と
   するサーマルヘッド駆動回路。