JPH06348826A - 画像データ値記憶方式 - Google Patents
画像データ値記憶方式Info
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- JPH06348826A JPH06348826A JP6069598A JP6959894A JPH06348826A JP H06348826 A JPH06348826 A JP H06348826A JP 6069598 A JP6069598 A JP 6069598A JP 6959894 A JP6959894 A JP 6959894A JP H06348826 A JPH06348826 A JP H06348826A
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H04N5/14—Picture signal circuitry for video frequency region
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
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- G06T7/223—Analysis of motion using block-matching
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2200/00—Indexing scheme for image data processing or generation, in general
- G06T2200/28—Indexing scheme for image data processing or generation, in general involving image processing hardware
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- G06T2207/00—Indexing scheme for image analysis or image enhancement
- G06T2207/10—Image acquisition modality
- G06T2207/10016—Video; Image sequence
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/02—Coefficients
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- Microelectronics & Electronic Packaging (AREA)
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- Image Processing (AREA)
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Abstract
(57)【要約】
【目的】 画像データ値の記憶方法及び装置において、
より大きい画像データ値の配列に対する改善されたアク
セス方法を実現する。 【構成】 読出しアドレス発生器から１組の読出しアド
レスが供給される複数のタイル（ｔｉｌｅｄ）メモリを
備えた画像データ値記憶装置において、各タイルメモリ
ユニット内に記憶された画像データ値はタイルメモリユ
ニット内にデータを書き込む際遅延装置の作用により互
いに変位される。したがって、１組の読出しアドレス
は、各タイルメモリユニット内で個別にアドレス指定を
行う場合よりより大きい連続する画像データ値の配列を
アクセスできる。
より大きい画像データ値の配列に対する改善されたアク
セス方法を実現する。 【構成】 読出しアドレス発生器から１組の読出しアド
レスが供給される複数のタイル（ｔｉｌｅｄ）メモリを
備えた画像データ値記憶装置において、各タイルメモリ
ユニット内に記憶された画像データ値はタイルメモリユ
ニット内にデータを書き込む際遅延装置の作用により互
いに変位される。したがって、１組の読出しアドレス
は、各タイルメモリユニット内で個別にアドレス指定を
行う場合よりより大きい連続する画像データ値の配列を
アクセスできる。
Description
【０００１】
【産業上の利用分野】本発明は、画像データ値の記憶方
式（方法及び装置）に関し、特に連続する画像データ値
の配列に対し同時にアクセスすることが要求される画像
データ値記憶方式に関する。
式（方法及び装置）に関し、特に連続する画像データ値
の配列に対し同時にアクセスすることが要求される画像
データ値記憶方式に関する。
【０００２】
【従来の技術】複数の画像データ値への同時アクセスを
行える画像データ記憶装置は、欧州特許公開公報ＥＰ−
Ａ−０ １７６ ２８９に記載されている。この公知の
装置では、画像データ値の配列が複数の副配列すなわち
タイル（ｔｉｌｅｓ）に分割される。各タイル内の共通
の相対位置からの画像データ値は、共通メモリブロック
／装置内に記憶される。記憶装置は、別々にアドレス指
定及びアクセスされるメモリ装置を複数個備えている。
したがって、メモリ装置がタイル内の異なる相対位置か
らの画像データ値を記憶するので、複数の記憶装置は同
時にアクセスされ連続する位置配列から画像データ値を
得ることができる。
行える画像データ記憶装置は、欧州特許公開公報ＥＰ−
Ａ−０ １７６ ２８９に記載されている。この公知の
装置では、画像データ値の配列が複数の副配列すなわち
タイル（ｔｉｌｅｓ）に分割される。各タイル内の共通
の相対位置からの画像データ値は、共通メモリブロック
／装置内に記憶される。記憶装置は、別々にアドレス指
定及びアクセスされるメモリ装置を複数個備えている。
したがって、メモリ装置がタイル内の異なる相対位置か
らの画像データ値を記憶するので、複数の記憶装置は同
時にアクセスされ連続する位置配列から画像データ値を
得ることができる。
【０００３】
【発明が解決しようとする課題】特定の画像データ値の
配列がアクセスされるときには、異なるメモリ装置に対
して１組の読出しアドレスが与えられる必要があること
が理解されよう。これは、アクセス対象の画像データ値
の配列が２個のタイルにまたがる場合に複雑となる。こ
れら読出しアドレスは特注集積回路（ＡＳＩＣ）により
発生されるが、一般にＡＳＩＣは、多くの広いデータバ
スを収納する必要があるので、製造費が高く、取り付け
対象のプリント基板上で比較的大きな面積を占める。
配列がアクセスされるときには、異なるメモリ装置に対
して１組の読出しアドレスが与えられる必要があること
が理解されよう。これは、アクセス対象の画像データ値
の配列が２個のタイルにまたがる場合に複雑となる。こ
れら読出しアドレスは特注集積回路（ＡＳＩＣ）により
発生されるが、一般にＡＳＩＣは、多くの広いデータバ
スを収納する必要があるので、製造費が高く、取り付け
対象のプリント基板上で比較的大きな面積を占める。
【０００４】画像品質を更に向上するという要望に沿う
ためには、上述の欧州特許公開公報ＥＰ−Ａ−０ １７
６ ２８９の記憶装置で通常なされている場合より多く
の連続する画像データ値の配列を同時にアクセスする必
要がある。例えば、所与の点の周囲に対して二次元フィ
ルタリング処理を行う場合、その点を中心とする４×４
のピクセル配列で以前は十分であると考えられていた
が、画像品質を向上するには８×８のピクセル配列が望
ましい。一方記憶装置のコスト、複雑さ、サイズを増加
させることなく、かかる大きなピクセル配列に対し同時
にアクセスする方法が問題となる。
ためには、上述の欧州特許公開公報ＥＰ−Ａ−０ １７
６ ２８９の記憶装置で通常なされている場合より多く
の連続する画像データ値の配列を同時にアクセスする必
要がある。例えば、所与の点の周囲に対して二次元フィ
ルタリング処理を行う場合、その点を中心とする４×４
のピクセル配列で以前は十分であると考えられていた
が、画像品質を向上するには８×８のピクセル配列が望
ましい。一方記憶装置のコスト、複雑さ、サイズを増加
させることなく、かかる大きなピクセル配列に対し同時
にアクセスする方法が問題となる。
【０００５】本発明の目的は、大きなピクセル値の配列
に対する改良されたアクセス方法を実現する画像データ
値記憶方法及び装置を提供することにある。
に対する改良されたアクセス方法を実現する画像データ
値記憶方法及び装置を提供することにある。
【０００６】
【課題を解決するための手段及び作用】本発明の一態様
によれば、上記目的を達成するため、画像データ値の配
列を記憶する装置であって、前記画像データ値の配列は
画像データ値からなる複数個のタイル副配列に分割さ
れ、個々の画像データ値はタイル副配列およびタイル副
配列内の相対タイル位置により表すことができる前記画
像データ値記憶装置であって、該装置は、（ｉ）２以上
のタイルメモリユニットであって、前記各タイルメモリ
ユニットは個別にアドレス指定可能な複数のメモリブロ
ックを有し、画像データ値を記憶する前記各メモリブロ
ックは共通の相対タイル位置を有し、これにより与えら
れた１組の読出しアドレスに応答して前記複数のメモリ
ブロックから複数の画像データ値を同時にアクセス可能
である前記タイルメモリユニットと、（ii）それぞれが
タイルメモリユニット内のＮ個の連続する画像データ値
の配列をアクセスするような読み出しアドレスの組を発
生する読出しアドレス発生器と、(iii）前記各タイルメ
モリユニットにおいて前記各タイルメモリユニット内の
異なるアドレスに前記画像データ値の配列を書き込む書
込み手段であって、前記２以上のタイルメモリユニット
に与えられる前記読出しアドレス発生器からの１組の読
出しアドレスによりＮより大きいＭ個の連続する画像デ
ータ値の配列がアクセスされるよう前記アドレスは異な
る前記タイルメモリユニット間で変位されるようにされ
た前記書込み手段と、を備えた画像データ値記憶装置が
提供される。
によれば、上記目的を達成するため、画像データ値の配
列を記憶する装置であって、前記画像データ値の配列は
画像データ値からなる複数個のタイル副配列に分割さ
れ、個々の画像データ値はタイル副配列およびタイル副
配列内の相対タイル位置により表すことができる前記画
像データ値記憶装置であって、該装置は、（ｉ）２以上
のタイルメモリユニットであって、前記各タイルメモリ
ユニットは個別にアドレス指定可能な複数のメモリブロ
ックを有し、画像データ値を記憶する前記各メモリブロ
ックは共通の相対タイル位置を有し、これにより与えら
れた１組の読出しアドレスに応答して前記複数のメモリ
ブロックから複数の画像データ値を同時にアクセス可能
である前記タイルメモリユニットと、（ii）それぞれが
タイルメモリユニット内のＮ個の連続する画像データ値
の配列をアクセスするような読み出しアドレスの組を発
生する読出しアドレス発生器と、(iii）前記各タイルメ
モリユニットにおいて前記各タイルメモリユニット内の
異なるアドレスに前記画像データ値の配列を書き込む書
込み手段であって、前記２以上のタイルメモリユニット
に与えられる前記読出しアドレス発生器からの１組の読
出しアドレスによりＮより大きいＭ個の連続する画像デ
ータ値の配列がアクセスされるよう前記アドレスは異な
る前記タイルメモリユニット間で変位されるようにされ
た前記書込み手段と、を備えた画像データ値記憶装置が
提供される。
【０００７】本発明の画像データ値記憶装置によれば、
単一の読出しアドレス発生器（複数のＡＳＩＣで構成し
ても良い）は複数のタイルメモリユニットを同時にアク
セスするのに必要な読出しアドレスの組を発生し、これ
により大きな配列の画像データ値に対し同時にアクセス
可能となる。実用上大きな利点は、複数の読出しアドレ
ス発生器を設けて大量のタイルメモリユニットを制御す
る必要がないということである。
単一の読出しアドレス発生器（複数のＡＳＩＣで構成し
ても良い）は複数のタイルメモリユニットを同時にアク
セスするのに必要な読出しアドレスの組を発生し、これ
により大きな配列の画像データ値に対し同時にアクセス
可能となる。実用上大きな利点は、複数の読出しアドレ
ス発生器を設けて大量のタイルメモリユニットを制御す
る必要がないということである。
【０００８】条件が許せば、画像データ値は各メモリブ
ロック内に一度に１つ書き込むことができる。一方画像
データ値の書き込みを高速にしたい場合、書込み手段
は、どのメモリブロックに入力画像データ値が書き込ま
れるかを制御する書込みアドレスを発生する書込みアド
レス発生器と、入力画像データ値を入力し遅延させる少
なくとも１個の遅延装置とを有し、書込みアドレスはタ
イルメモリユニットのすべてに与えられ少なくとも１個
の上記遅延装置により遅延された遅延画像データ値と遅
延されない画像データ値が同時に記憶されて変位がなさ
れることが好ましい。
ロック内に一度に１つ書き込むことができる。一方画像
データ値の書き込みを高速にしたい場合、書込み手段
は、どのメモリブロックに入力画像データ値が書き込ま
れるかを制御する書込みアドレスを発生する書込みアド
レス発生器と、入力画像データ値を入力し遅延させる少
なくとも１個の遅延装置とを有し、書込みアドレスはタ
イルメモリユニットのすべてに与えられ少なくとも１個
の上記遅延装置により遅延された遅延画像データ値と遅
延されない画像データ値が同時に記憶されて変位がなさ
れることが好ましい。
【０００９】このような構成により、１個の書込アドレ
ス発生器が要求されるのみで画像データ値は複数のタイ
ルメモリユニット内に同時に書き込み可能であり、また
遅延装置を用いることにより所望の変位が得られる。
ス発生器が要求されるのみで画像データ値は複数のタイ
ルメモリユニット内に同時に書き込み可能であり、また
遅延装置を用いることにより所望の変位が得られる。
【００１０】特に本発明の高速用の実施例によれば、各
タイルメモリユニットは、一方の組のメモリブロックが
読み出し状態のとき他方の組のメモリブロックが書き込
み状態となる２組のメモリブロックで構成されてなる。
タイルメモリユニットは、一方の組のメモリブロックが
読み出し状態のとき他方の組のメモリブロックが書き込
み状態となる２組のメモリブロックで構成されてなる。
【００１１】このような構成により、２組のメモリブロ
ックはスイングバッファ型構成とされ、それにより書込
み動作と読出し動作とが同時に実行できる。
ックはスイングバッファ型構成とされ、それにより書込
み動作と読出し動作とが同時に実行できる。
【００１２】画像データ値記憶装置のコストを削減し物
理的なサイズもできるだけ実用的に小さくするため、読
出しアドレス発生器および書込み手段を共通の集積回路
として形成することが好ましい。
理的なサイズもできるだけ実用的に小さくするため、読
出しアドレス発生器および書込み手段を共通の集積回路
として形成することが好ましい。
【００１３】多くの異なる目的のため、例えば閾値処
理、ブロック突合せ（ｂｌｏｃｋ ｍａｔｃｈｉｎｇ）
等のため、複数の画像データ値を同時に読み出す必要が
ある。一方、本発明の記憶装置は特に、同時に読み出さ
れた連続するＭ個の画像データ値が与えられる２次元デ
ィジタルフィルタを備えることが好ましい。
理、ブロック突合せ（ｂｌｏｃｋ ｍａｔｃｈｉｎｇ）
等のため、複数の画像データ値を同時に読み出す必要が
ある。一方、本発明の記憶装置は特に、同時に読み出さ
れた連続するＭ個の画像データ値が与えられる２次元デ
ィジタルフィルタを備えることが好ましい。
【００１４】所与の点の周囲をフィルタリング処理する
ため２次元ディジタルフィルタが使用される場合は、こ
の点を画像データ値／ピクセル位置の一方と一致させな
いようにすることができる。この場合、フィルタリング
処理は、２次元ディジタルフィルタが切り替え可能なフ
ィルタ係数を有するようにすることにより、この事態を
より正確に反映させるべく調整可能である。
ため２次元ディジタルフィルタが使用される場合は、こ
の点を画像データ値／ピクセル位置の一方と一致させな
いようにすることができる。この場合、フィルタリング
処理は、２次元ディジタルフィルタが切り替え可能なフ
ィルタ係数を有するようにすることにより、この事態を
より正確に反映させるべく調整可能である。
【００１５】切り替え可能なフィルタ係数を設けること
により、各画像データ値に与えられるフィルタ係数を調
整して、２次元フィルタの中心に対するその相対位置を
調整することができる。
により、各画像データ値に与えられるフィルタ係数を調
整して、２次元フィルタの中心に対するその相対位置を
調整することができる。
【００１６】同時にアクセスしたい画像データ値の数と
必要とする装置のサイズとのバランスを考慮すると、画
像データ値記憶装置に２個のタイルメモリユニットを設
けるのが望ましいことが分かった。
必要とする装置のサイズとのバランスを考慮すると、画
像データ値記憶装置に２個のタイルメモリユニットを設
けるのが望ましいことが分かった。
【００１７】各タイルメモリユニットから同時にアクセ
スされる連続する画像データ値の配列は、重複しうる。
一方、画像データ値記憶装置を最大限に利用するため、
同時にアクセスされる画像データ値の数Ｍは、使用して
いるタイルメモリユニットの数とＮとの積にされる。し
たがって、２個のタイルメモリユニットを使用する場
合、Ｍ＝２×Ｎとなる。
スされる連続する画像データ値の配列は、重複しうる。
一方、画像データ値記憶装置を最大限に利用するため、
同時にアクセスされる画像データ値の数Ｍは、使用して
いるタイルメモリユニットの数とＮとの積にされる。し
たがって、２個のタイルメモリユニットを使用する場
合、Ｍ＝２×Ｎとなる。
【００１８】別の好ましい例によれば、１個のタイルメ
モリユニットによりアクセスされる連続する画像データ
値の配列は、４×４配列である。この場合、各タイルメ
モリユニットに必要なハードウエア量と、このタイルメ
モリユニットから同時にアクセスされる画像データ値の
数とがバランスされるのがよい。
モリユニットによりアクセスされる連続する画像データ
値の配列は、４×４配列である。この場合、各タイルメ
モリユニットに必要なハードウエア量と、このタイルメ
モリユニットから同時にアクセスされる画像データ値の
数とがバランスされるのがよい。
【００１９】本発明の別の態様によれば、画像データ値
の配列を記憶する方法であって、前記画像データ値の配
列は画像データ値からなる複数個のタイル副配列に分割
され、個々の画像データ値はタイル副配列およびタイル
副配列内の相対タイル位置により表すことができる前記
画像データ値記憶方法であって、該方法は、（ｉ）個別
にアドレス指定可能な複数のメモリブロックを有する２
以上のタイルメモリユニットにおいて共通の相対タイル
位置を有する前記画像データ値を記憶する段階であっ
て、これにより与えられた１組の読出しアドレスに応答
して前記複数のメモリブロックから複数の画像データ値
を同時にアクセス可能となる前記記憶する段階と、（i
i）それぞれがタイルメモリユニット内のＮ個の連続す
る画像データ値の配列をアクセスするような読出しアド
レスの組を発生する段階と、(iii）前記各タイルメモリ
ユニットにおいて前記各タイルメモリユニット内の異な
るアドレスに前記画像データ値の配列を書き込む段階で
あって、前記２以上のタイルメモリユニットに与えられ
る前記１組の読出しアドレスによりＮより大きいＭ個の
連続する画像データ値の配列がアクセスされるよう前記
アドレスは異なる前記タイルメモリユニット間で変位さ
れるようにされた前記書き込み段階と、を含む画像デー
タ値記憶方法が提供される。
の配列を記憶する方法であって、前記画像データ値の配
列は画像データ値からなる複数個のタイル副配列に分割
され、個々の画像データ値はタイル副配列およびタイル
副配列内の相対タイル位置により表すことができる前記
画像データ値記憶方法であって、該方法は、（ｉ）個別
にアドレス指定可能な複数のメモリブロックを有する２
以上のタイルメモリユニットにおいて共通の相対タイル
位置を有する前記画像データ値を記憶する段階であっ
て、これにより与えられた１組の読出しアドレスに応答
して前記複数のメモリブロックから複数の画像データ値
を同時にアクセス可能となる前記記憶する段階と、（i
i）それぞれがタイルメモリユニット内のＮ個の連続す
る画像データ値の配列をアクセスするような読出しアド
レスの組を発生する段階と、(iii）前記各タイルメモリ
ユニットにおいて前記各タイルメモリユニット内の異な
るアドレスに前記画像データ値の配列を書き込む段階で
あって、前記２以上のタイルメモリユニットに与えられ
る前記１組の読出しアドレスによりＮより大きいＭ個の
連続する画像データ値の配列がアクセスされるよう前記
アドレスは異なる前記タイルメモリユニット間で変位さ
れるようにされた前記書き込み段階と、を含む画像デー
タ値記憶方法が提供される。
【００２０】本発明の上記目的、他の目的、特徴および
利点は、以下に添付図面を用いてなされる実施例の詳細
な説明により明らかとなるであろう。
利点は、以下に添付図面を用いてなされる実施例の詳細
な説明により明らかとなるであろう。
【００２１】
【実施例】以下、本発明の実施例である画像データ値記
憶方法及び装置について添付図面を参照して詳細に説明
する。図１は、画像データ値の配列２を示す。画像デー
タ値の配列２は複数の画像データ値の副配列（タイル
（ｔｉｌｅｓ））４に分割される。画像データ値の各副
配列４には、１６個の画像データ値６が含まれている。
ある特定の画像データ値６は、それが属する画像データ
値の副配列４と、その画像データ値の副配列４に含まれ
る４Ｘ４（１６個）の画像データ値配列内のその相対位
置とを指定することによりにり指定される。
憶方法及び装置について添付図面を参照して詳細に説明
する。図１は、画像データ値の配列２を示す。画像デー
タ値の配列２は複数の画像データ値の副配列（タイル
（ｔｉｌｅｓ））４に分割される。画像データ値の各副
配列４には、１６個の画像データ値６が含まれている。
ある特定の画像データ値６は、それが属する画像データ
値の副配列４と、その画像データ値の副配列４に含まれ
る４Ｘ４（１６個）の画像データ値配列内のその相対位
置とを指定することによりにり指定される。
【００２２】共通の相対タイル位置を有する全ての画像
データ値は、タイル（ｔｉｌｅｄ）メモリ内の同じメモ
リブロック内に記憶される。例えば、図１の網状線を施
した画像データ値は、すべて同じメモリブロック内に記
憶される。したがって、連続する画像データ値の配列８
の画像データ値を同時に読み出す場合、各画像データ値
はそれぞれ異なるメモリブロック内に記憶され、したが
って、これらの画像データ値はすべて同時にアクセス可
能である。一方、連続する画像データ値の大きな配列１
０を読み出す場合には、ある相対タイル位置に複数の画
像データ値が存在することになる。
データ値は、タイル（ｔｉｌｅｄ）メモリ内の同じメモ
リブロック内に記憶される。例えば、図１の網状線を施
した画像データ値は、すべて同じメモリブロック内に記
憶される。したがって、連続する画像データ値の配列８
の画像データ値を同時に読み出す場合、各画像データ値
はそれぞれ異なるメモリブロック内に記憶され、したが
って、これらの画像データ値はすべて同時にアクセス可
能である。一方、連続する画像データ値の大きな配列１
０を読み出す場合には、ある相対タイル位置に複数の画
像データ値が存在することになる。
【００２３】図２は、図１に示す連続する画像データ値
の小さな配列８を読み出すのに適したタイルメモリを示
す。この連続する画像データ値の小さな配列８内の基準
ピクセル１２のアドレスは、アドレス発生器１４へ供給
される。アドレス発生器１４は、この入力したアドレス
から、これら画像データ値を記憶するメモリブロック内
の他の１５個のアドレスを得る。これらのアドレスは、
次にメモリブロック１６へ供給される。
の小さな配列８を読み出すのに適したタイルメモリを示
す。この連続する画像データ値の小さな配列８内の基準
ピクセル１２のアドレスは、アドレス発生器１４へ供給
される。アドレス発生器１４は、この入力したアドレス
から、これら画像データ値を記憶するメモリブロック内
の他の１５個のアドレスを得る。これらのアドレスは、
次にメモリブロック１６へ供給される。
【００２４】メモリブロック１６から読み出された画像
データ値は複数の列をなすマルチプレクサ１８へと並列
に送られる。マルチプレクサ１８では、入力した画像デ
ータ値は、係数制御装置２０により制御される係数によ
りそれぞれ乗算される。乗算された画像データ値は、次
に加算器２２へ送られ、そこで高速フィルタリング処理
された出力値として出力される。このようにして、連続
する画像データ値の配列は、同時にアクセスされ、乗算
され加算されて高速フイルタリング出力が得られる。係
数制御装置は、ピクセルアドレスに応答してマルチプレ
クサ１８のブロック内の各乗算器に与えられる係数を選
択する。サブピクセル（ｓｕｂ−ｐｉｘｅｌ）アドレス
も係数制御装置２０へ供給され、フィルタの中心が画像
データ値位置の１つとも一致しない場合を考慮して特定
の組の係数を選択して乗算器に与える。
データ値は複数の列をなすマルチプレクサ１８へと並列
に送られる。マルチプレクサ１８では、入力した画像デ
ータ値は、係数制御装置２０により制御される係数によ
りそれぞれ乗算される。乗算された画像データ値は、次
に加算器２２へ送られ、そこで高速フィルタリング処理
された出力値として出力される。このようにして、連続
する画像データ値の配列は、同時にアクセスされ、乗算
され加算されて高速フイルタリング出力が得られる。係
数制御装置は、ピクセルアドレスに応答してマルチプレ
クサ１８のブロック内の各乗算器に与えられる係数を選
択する。サブピクセル（ｓｕｂ−ｐｉｘｅｌ）アドレス
も係数制御装置２０へ供給され、フィルタの中心が画像
データ値位置の１つとも一致しない場合を考慮して特定
の組の係数を選択して乗算器に与える。
【００２５】図３は、図１に示すような連続する画像デ
ータ値の大きな配列１０を同時にアクセスするには好ま
しくない技術例を示す。この構成は、図２に示すような
タイルメモリ２４を２個使用している。入力ピクセルア
ドレスは、第１のタイルメモリユニット内のアドレス発
生器１４へは直接に、また第２のタイルメモリユニット
内のアドレス発生器１４′へはユニット２６を介し間接
的に与えられる。ユニット２６は、入力アドレスを４だ
け増分するものである。これらタイルメモリユニットか
らの各出力は、加算器２８へ送られて加算され、フィル
タリング処理された最終出力が得られる。図３の構成
は、２個の別個のアドレス発生器１４、１４′を設けね
ばならないという欠点がある。
ータ値の大きな配列１０を同時にアクセスするには好ま
しくない技術例を示す。この構成は、図２に示すような
タイルメモリ２４を２個使用している。入力ピクセルア
ドレスは、第１のタイルメモリユニット内のアドレス発
生器１４へは直接に、また第２のタイルメモリユニット
内のアドレス発生器１４′へはユニット２６を介し間接
的に与えられる。ユニット２６は、入力アドレスを４だ
け増分するものである。これらタイルメモリユニットか
らの各出力は、加算器２８へ送られて加算され、フィル
タリング処理された最終出力が得られる。図３の構成
は、２個の別個のアドレス発生器１４、１４′を設けね
ばならないという欠点がある。
【００２６】図４は、タイルメモリユニットへの書込み
動作を説明する図である。タイルメモリユニットは１６
個のメモリブロック３０で構成され、各メモリブロック
３０は、１６個の画像データ値を保持でき、４ビットア
ドレスによりアドレス指定が可能である。画像データ値
は、１０ビットカラー画像データ値である。４個のデー
タスイッチ３２はそれぞれ画像データ値の書込み対象で
ある所与の列（図中記号＊で示す）の適当な１０ビット
バスへ画像データ値を入力する。アドレス発生器３４
は、順次適当な４ビットアドレスを発生し、対応する列
内の活性状態にある各メモリブロック３０へ供給する。
アドレス発生器３４には、フレーム端部でリセットされ
てアドレスを発生するカウンタが内蔵されている。この
ような画像データ値の１６×１６配列の場合、図１のブ
ロック３６により示されるような４個の画像データ値が
同時に書き込まれる。更に詳しく説明すると、４個の画
像データ値のうち最初の画像データ値は、メモリブロッ
ク３８内に書き込まれる。アドレス発生器は、同時にそ
れぞれ１、２、３だけ増分されたアドレスを発生して、
現在活性状態にある他のメモリブロック３０へ与える。
この動作は、入力画像データ値の配列がタイルメモリ内
に満たされるまで、４個の画像データ値の各組に対し反
復される。
動作を説明する図である。タイルメモリユニットは１６
個のメモリブロック３０で構成され、各メモリブロック
３０は、１６個の画像データ値を保持でき、４ビットア
ドレスによりアドレス指定が可能である。画像データ値
は、１０ビットカラー画像データ値である。４個のデー
タスイッチ３２はそれぞれ画像データ値の書込み対象で
ある所与の列（図中記号＊で示す）の適当な１０ビット
バスへ画像データ値を入力する。アドレス発生器３４
は、順次適当な４ビットアドレスを発生し、対応する列
内の活性状態にある各メモリブロック３０へ供給する。
アドレス発生器３４には、フレーム端部でリセットされ
てアドレスを発生するカウンタが内蔵されている。この
ような画像データ値の１６×１６配列の場合、図１のブ
ロック３６により示されるような４個の画像データ値が
同時に書き込まれる。更に詳しく説明すると、４個の画
像データ値のうち最初の画像データ値は、メモリブロッ
ク３８内に書き込まれる。アドレス発生器は、同時にそ
れぞれ１、２、３だけ増分されたアドレスを発生して、
現在活性状態にある他のメモリブロック３０へ与える。
この動作は、入力画像データ値の配列がタイルメモリ内
に満たされるまで、４個の画像データ値の各組に対し反
復される。
【００２７】図５は、タイルメモリからの読出し動作を
説明するための図である。図示の例は、４×４配列の画
像データ値がタイルメモリから同時に読み出される場合
である。この配列は、図１の連続する画像データ値の小
さな配列８に相当するであろう。この配列内の基準ピク
セルである基準画像データ値１２のアドレスは、（Ｘ，
Ｙ）である。この画像データ値は、記号＃で記されたメ
モリブロック４０内に記憶されている。読出しモードで
は、アドレス発生器３４は座標（Ｘ，Ｙ）の基準画像デ
ータ値１２に対し次のようなアドレスを発生する。 （Ｘ−１）＋（（Ｙ−１）×１６），Ｘ＋（（Ｙ−１）
×１６），（Ｘ＋１）＋（（Ｙ−１）×１６），（Ｘ＋
２）＋（（Ｙ−１）×１６），（Ｘ−１）＋（Ｙ×１
６），Ｘ＋（Ｙ×１６），（Ｘ＋１）＋（Ｙ×１６），
（Ｘ＋２）＋（Ｙ×１６），（Ｘ−１）＋（（Ｙ＋１）
×１６），Ｘ＋（（Ｙ＋１）×１６），（Ｘ＋１）＋
（（Ｙ＋１）×１６），（Ｘ＋２）＋（（Ｙ＋１）×１
６），（Ｘ−１）＋（（Ｙ＋２）×１６），Ｘ＋（（Ｙ
＋２）×１６），（Ｘ＋１）＋（（Ｙ＋２）×１６），
（Ｘ＋２）＋（（Ｙ＋２）×１６）．
説明するための図である。図示の例は、４×４配列の画
像データ値がタイルメモリから同時に読み出される場合
である。この配列は、図１の連続する画像データ値の小
さな配列８に相当するであろう。この配列内の基準ピク
セルである基準画像データ値１２のアドレスは、（Ｘ，
Ｙ）である。この画像データ値は、記号＃で記されたメ
モリブロック４０内に記憶されている。読出しモードで
は、アドレス発生器３４は座標（Ｘ，Ｙ）の基準画像デ
ータ値１２に対し次のようなアドレスを発生する。 （Ｘ−１）＋（（Ｙ−１）×１６），Ｘ＋（（Ｙ−１）
×１６），（Ｘ＋１）＋（（Ｙ−１）×１６），（Ｘ＋
２）＋（（Ｙ−１）×１６），（Ｘ−１）＋（Ｙ×１
６），Ｘ＋（Ｙ×１６），（Ｘ＋１）＋（Ｙ×１６），
（Ｘ＋２）＋（Ｙ×１６），（Ｘ−１）＋（（Ｙ＋１）
×１６），Ｘ＋（（Ｙ＋１）×１６），（Ｘ＋１）＋
（（Ｙ＋１）×１６），（Ｘ＋２）＋（（Ｙ＋１）×１
６），（Ｘ−１）＋（（Ｙ＋２）×１６），Ｘ＋（（Ｙ
＋２）×１６），（Ｘ＋１）＋（（Ｙ＋２）×１６），
（Ｘ＋２）＋（（Ｙ＋２）×１６）．
【００２８】このようにしてアクセスされた１６個の１
０ビット画像データ値は、４個の１０ビットバスを介し
データスイッチ３２へと送られ、データスイッチ３２間
を通過する際に画像データ値は選択された係数４２によ
り乗算されかつ加算されて、フィルタリング処理された
最終の出力が得られる。
０ビット画像データ値は、４個の１０ビットバスを介し
データスイッチ３２へと送られ、データスイッチ３２間
を通過する際に画像データ値は選択された係数４２によ
り乗算されかつ加算されて、フィルタリング処理された
最終の出力が得られる。
【００２９】図６は、図４および図５のタイルメモリに
対する読出しおよび書込み動作を同時に行う場合を説明
するための図である。本実施例では、メモリブロック５
０、５０′の組が設けられている。メモリブロック５
０、５１’は、図４および図５のメモリブロック３０、
４０の役割を交互に行う。メモリブロック５０、５１’
は、一方のメモリブロック５０が書込み可能であるとき
他方のメモリブロック５０′が逆に読出し可能であると
いう構成のスイング（交替）バッファとして機能する。
この機能を容易に実現するため、アドレス発生器３４に
は、読出しピクセルアドレス座標（Ｘ，Ｙ）Ｒおよび書
込みピクセルアドレス座標（Ｘ，Ｙ）Ｗとが同時に供給
される。制御信号Ｃがアドレス発生器３４およびデータ
スイッチ３２へ供給され、メモリブロック５０、５０′
のどちらが読み出し、書込みに使用されるかが制御され
る。
対する読出しおよび書込み動作を同時に行う場合を説明
するための図である。本実施例では、メモリブロック５
０、５０′の組が設けられている。メモリブロック５
０、５１’は、図４および図５のメモリブロック３０、
４０の役割を交互に行う。メモリブロック５０、５１’
は、一方のメモリブロック５０が書込み可能であるとき
他方のメモリブロック５０′が逆に読出し可能であると
いう構成のスイング（交替）バッファとして機能する。
この機能を容易に実現するため、アドレス発生器３４に
は、読出しピクセルアドレス座標（Ｘ，Ｙ）Ｒおよび書
込みピクセルアドレス座標（Ｘ，Ｙ）Ｗとが同時に供給
される。制御信号Ｃがアドレス発生器３４およびデータ
スイッチ３２へ供給され、メモリブロック５０、５０′
のどちらが読み出し、書込みに使用されるかが制御され
る。
【００３０】図７は、共通のアドレス制御装置を共有す
る２個のタイルメモリユニットを示す。アドレス発生器
３４のそれぞれの出力に接続されたアドレスバス４４
は、一方のタイルメモリユニットから次の他方のタイル
メモリユニットへ接続され（ｃａｒｒｉｅｄ ｏｖｅ
ｒ）、各タイルメモリユニット内の対応するそれぞれの
メモリブロックには同じ読出しアドレスおよび書込みア
ドレスが供給される。１６×１６配列の画像データ値
は、タイルメモリユニットのそれぞれで記憶され合計２
度記憶される。前回の記憶動作で右側のタイルメモリユ
ニットに記憶された画像データ値を、次に左側のタイル
メモリユニットへ供給するよう機能する遅延装置４６が
設けられる。このため、左側のタイルメモリユニット内
に記憶されたデータが実質的に４ピクセル位置だけ変位
（ｏｆｆｓｅｔ）される。このようにして、１組の読出
しアドレスがアドレス発生器３４から与えられると、こ
れら読出しアドレスにより、図１に示すような連続する
画像データ値の大きな配列１０がアクセスされる。各タ
イルメモリユニットからのフィルタリング処理された出
力は、加算器４８へ送られ、加算されて８×４配列の画
像データ値全体に対するフイルタリング出力が得られ
る。
る２個のタイルメモリユニットを示す。アドレス発生器
３４のそれぞれの出力に接続されたアドレスバス４４
は、一方のタイルメモリユニットから次の他方のタイル
メモリユニットへ接続され（ｃａｒｒｉｅｄ ｏｖｅ
ｒ）、各タイルメモリユニット内の対応するそれぞれの
メモリブロックには同じ読出しアドレスおよび書込みア
ドレスが供給される。１６×１６配列の画像データ値
は、タイルメモリユニットのそれぞれで記憶され合計２
度記憶される。前回の記憶動作で右側のタイルメモリユ
ニットに記憶された画像データ値を、次に左側のタイル
メモリユニットへ供給するよう機能する遅延装置４６が
設けられる。このため、左側のタイルメモリユニット内
に記憶されたデータが実質的に４ピクセル位置だけ変位
（ｏｆｆｓｅｔ）される。このようにして、１組の読出
しアドレスがアドレス発生器３４から与えられると、こ
れら読出しアドレスにより、図１に示すような連続する
画像データ値の大きな配列１０がアクセスされる。各タ
イルメモリユニットからのフィルタリング処理された出
力は、加算器４８へ送られ、加算されて８×４配列の画
像データ値全体に対するフイルタリング出力が得られ
る。
【００３１】図８は、図７の記憶装置の動作を説明する
図である。図示の例では、画像データ値の配列Ｍ１は、
図７の左側のタイルメモリユニットに記憶され、画像デ
ータ値の配列Ｍ２は図７の右側のタイルメモリユニット
に記憶されている。画像データ値の配列Ｍ１は、記憶の
際、１サイクル遅延のため４ピクセルだけ右へ効果的に
シフトされる。このようにして、１組の読出しアドレス
がタイルメモリユニットの両方に与えられると、ピクセ
ル値の配列５１は左側のタイルメモリユニットから読み
出され、一方ピクセル値の配列５２は右側のタイルメモ
リユニットから読み出される。右側のタイルメモリユニ
ットから読み出されたピクセル値の配列５２は、左側の
タイルメモリユニットに記憶されたピクセル値の配列５
４に相当する。したがって、連続するピクセル値の配列
５１、５４は同時に読み出される。
図である。図示の例では、画像データ値の配列Ｍ１は、
図７の左側のタイルメモリユニットに記憶され、画像デ
ータ値の配列Ｍ２は図７の右側のタイルメモリユニット
に記憶されている。画像データ値の配列Ｍ１は、記憶の
際、１サイクル遅延のため４ピクセルだけ右へ効果的に
シフトされる。このようにして、１組の読出しアドレス
がタイルメモリユニットの両方に与えられると、ピクセ
ル値の配列５１は左側のタイルメモリユニットから読み
出され、一方ピクセル値の配列５２は右側のタイルメモ
リユニットから読み出される。右側のタイルメモリユニ
ットから読み出されたピクセル値の配列５２は、左側の
タイルメモリユニットに記憶されたピクセル値の配列５
４に相当する。したがって、連続するピクセル値の配列
５１、５４は同時に読み出される。
【００３２】本発明は上述した実施例を添付図面に沿っ
て詳細に説明したが、本発明は、かかる実施例に限定さ
れることはなく、添付の請求項に示される本発明の思想
および技術的思想に含まれる各種変更および設計変更を
包有することは当業者には理解されよう。
て詳細に説明したが、本発明は、かかる実施例に限定さ
れることはなく、添付の請求項に示される本発明の思想
および技術的思想に含まれる各種変更および設計変更を
包有することは当業者には理解されよう。
【００３３】
【発明の効果】本発明の画像データ値記憶装置によれ
ば、単一の読取アドレス発生器は、複数のタイルメモリ
ユニットを同時にアクセスするのに必要な読出しアドレ
スの組を発生するので、これにより、大きな配列の画像
データ値に対し同時にアクセス可能となる。従って、従
来のように複数の読出しアドレス発生器を設けて大量の
タイルメモリユニットを制御する必要がなくなる。
ば、単一の読取アドレス発生器は、複数のタイルメモリ
ユニットを同時にアクセスするのに必要な読出しアドレ
スの組を発生するので、これにより、大きな配列の画像
データ値に対し同時にアクセス可能となる。従って、従
来のように複数の読出しアドレス発生器を設けて大量の
タイルメモリユニットを制御する必要がなくなる。
【図１】図１は、画像データ値の配列を示す図である。
【図２】図２は、タイルメモリユニットの概略構成図で
ある。
ある。
【図３】図３は、画像データ値の大きい配列を同時にア
クセスするには好ましくないタイルメモリユニットの例
の概略構成図である。
クセスするには好ましくないタイルメモリユニットの例
の概略構成図である。
【図４】図４は、タイルメモリユニット内への書込み動
作を説明するためのタイルメモリユニットの概略構成図
である。
作を説明するためのタイルメモリユニットの概略構成図
である。
【図５】図５は、タイルメモリユニットからの読出し動
作を説明するためのタイルメモリユニットの概略構成図
である。
作を説明するためのタイルメモリユニットの概略構成図
である。
【図６】図６は、タイルメモリユニットの読出し動作お
よび書込み動作を同時に行う場合を説明するためのタイ
ルメモリユニットの概略構成図である。
よび書込み動作を同時に行う場合を説明するためのタイ
ルメモリユニットの概略構成図である。
【図７】図７は、２個のタイルメモリユニットおよび共
通の読出し／書込みアドレス発生器を有する記憶装置の
概略構成図である。
通の読出し／書込みアドレス発生器を有する記憶装置の
概略構成図である。
【図８】図８は、図７の記憶装置の変位記憶および動作
を説明するための図である。
を説明するための図である。
２ 画像データ値の配列 ４ 画像データ値の副配列 ６ 画像データ値 ８ 連続する画像データ値の小さな配列 １０ 連続する画像データ値の大きな配列 １２ 基準ピクセル １４、１４′ アドレス発生器 １６ メモリブロック １８ マルチプレクサ ２０ 係数制御装置 ２２，４８ 加算器 ２４ タイルメモリ ２６ ユニット ２８ 加算器 ３０ メモリブロック ３２ データスイッチ ３４ アドレス発生器 ３８，４０，５０，５０′ メモリブロック ４２ 係数 ４４ アドレスバス ４６ 遅延装置 ５１，５２，５４ ピクセル値の配列
フロントページの続き (72)発明者 モーガン ウィリアム エイモス デビッ ド イギリス国 サリー，ファーナム，ブルー ムリーフロード 18 (72)発明者 デビッド ジョン ヘドリー イギリス国 ハンプシャー，ウィンチェス ター，アボッツ バートン，ショーンドラ ー ロード 67
Claims (10)
- 【請求項１】 画像データ値の配列を記憶する装置であ
って、前記画像データ値の配列は画像データ値からなる
複数個のタイル副配列に分割され、個々の画像データ値
はタイル副配列およびタイル副配列内の相対タイル位置
により表すことができる前記画像データ値記憶装置であ
って、該装置は、 （ｉ）２以上のタイルメモリユニットであって、前記各
タイルメモリユニットは個別にアドレス指定可能な複数
のメモリブロックを有し、画像データ値を記憶する前記
各メモリブロックは共通の相対タイル位置を有し、これ
により与えられた１組の読出しアドレスに応答して前記
複数のメモリブロックから複数の画像データ値を同時に
アクセス可能である前記タイルメモリユニットと、 （ii）それぞれがタイルメモリユニット内のＮ個の連続
する画像データ値の配列をアクセスするような読み出し
アドレスの組を発生する読出しアドレス発生器と、 (iii）前記各タイルメモリユニットにおいて前記各タイ
ルメモリユニット内の異なるアドレスに前記画像データ
値の配列を書き込む書込み手段であって、前記２以上の
タイルメモリユニットに与えられる前記読出しアドレス
発生器からの１組の読出しアドレスによりＮより大きい
Ｍ個の連続する画像データ値の配列がアクセスされるよ
う前記アドレスは異なる前記タイルメモリユニット間で
変位されるようにされた前記書込み手段と、を備えたこ
とを特徴とする画像データ値記憶装置。 - 【請求項２】 前記書込み手段は、前記メモリブロック
のどれに入力画像データ値が書込まれるかを制御する書
込みアドレスを発生する書込みアドレス発生器と、前記
入力画像データ値を入力し遅延させる少なくとも１つの
遅延装置とを有し、前記書込みアドレスは前記タイルメ
モリユニットのすべてに与えられ、前記少なくとも１つ
個の遅延装置により遅延された画像データ値と遅延され
ない画像データ値とが、同時に記憶されて前記変位がな
されることを特徴とする請求項１の画像データ値記憶装
置。 - 【請求項３】 前記各タイルメモリユニットは、一方の
組のメモリブロックが読み出されているとき他方の組の
メモリブロックが書き込まれる２組のメモリブロックを
有することを特徴とする請求項１の画像データ値記憶装
置。 - 【請求項４】 前記読出しアドレス発生器および書込み
手段が、共通の集積回路を形成してなることを特徴とす
る請求項１の画像データ値記憶装置。 - 【請求項５】 前記同時に読み出された連続するＭ個の
画像データ値を入力する２次元ディジタルフィルタを更
に備えていることを特徴とする請求項１の画像データ値
記憶装置。 - 【請求項６】 前記２次元ディジタルフィルタが、切り
替え可能なフィルタ係数を有していることを特徴とする
請求項５の画像データ値記憶装置。 - 【請求項７】 前記タイルメモリユニットを２個備えて
いることを特徴とする請求項１の画像データ値記憶装
置。 - 【請求項８】 前記ＭとＮは、Ｍ＝２×Ｎの関係にある
ことを特徴とする請求項７の画像データ値記憶装置。 - 【請求項９】 前記Ｎは１６であり、前記連続するＮ個
の画像データ値の配列が４×４の配列であることを特徴
とする請求項８の画像データ値記憶装置。 - 【請求項１０】 画像データ値の配列を記憶する方法で
あって、前記画像データ値の配列は画像データ値からな
る複数個のタイル副配列に分割され、個々の画像データ
値はタイル副配列およびタイル副配列内の相対タイル位
置により表すことができる前記画像データ値記憶方法で
あって、該方法は、 （ｉ）個別にアドレス指定可能な複数のメモリブロック
を有する２以上のタイルメモリユニットにおいて共通の
相対タイル位置を有する前記画像データ値を記憶する段
階であって、これにより、与えられた１組の読出しアド
レスに応答して前記複数のメモリブロックから複数の画
像データ値が同時にアクセス可能となる前記記憶する段
階と、 （ii）それぞれがタイルメモリユニット内のＮ個の連続
する画像データ値の配列をアクセスするような読出しア
ドレスの組を発生する段階と、 (iii）前記各タイルメモリユニットにおいて前記各タイ
ルメモリユニット内の異なるアドレスに前記画像データ
値の配列を書き込む段階であって、前記２以上のタイル
メモリユニットに与えられる前記１組の読出しアドレス
によりＮより大きいＭ個の連続する画像データ値の配列
がアクセスされるよう、前記アドレスは異なる前記タイ
ルメモリユニット間で変位されるようにされた前記書き
込み段階と、を含むことを特徴とする画像データ値記憶
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9307409:4 | 1993-04-08 | ||
| GB9307409A GB2277012B (en) | 1993-04-08 | 1993-04-08 | Image data storage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348826A true JPH06348826A (ja) | 1994-12-22 |
| JP3203124B2 JP3203124B2 (ja) | 2001-08-27 |
Family
ID=10733596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06959894A Expired - Fee Related JP3203124B2 (ja) | 1993-04-08 | 1994-04-07 | 画像データ値記憶方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5675826A (ja) |
| JP (1) | JP3203124B2 (ja) |
| KR (1) | KR100333420B1 (ja) |
| GB (1) | GB2277012B (ja) |
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| KR102037812B1 (ko) | 2013-05-28 | 2019-10-29 | 삼성전자 주식회사 | 멀티 코어 그래픽 처리 장치 |
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|---|---|
| KR940024603A (ko) | 1994-11-18 |
| GB9307409D0 (en) | 1993-06-02 |
| JP3203124B2 (ja) | 2001-08-27 |
| KR100333420B1 (ko) | 2002-08-21 |
| GB2277012A (en) | 1994-10-12 |
| GB2277012B (en) | 1997-06-18 |
| US5675826A (en) | 1997-10-07 |
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