JPS592905B2 - デイスプレイ装置 - Google Patents

Description

【発明の詳細な説明】 記憶装置における各異なるアドレス位置に記憶されてい
る記憶情報を、読出しアドレスレジスタからのアドレス
信号により指定して記憶装置から読出して、陰極線管の
表示面上の所要の位置へ順次に画像として映出するよう
にしたデイスプレイ装置は、陰極線管の螢光面（表示面
）上に各種の表示形態での情報の表示が可能であるため
に、マン・マシンのインターフエースとして極めて有効
なものであり、特に、陰極線管の表示面土に所要の図形
やグラフ等が表示されるようになされたいわゆるグラフ
イツクデイスプレイ装置は、所要の情報を人間のパター
ン認識作用が充分に活用できるような状態で表示できる
ために、極めて有用なデイスプレイ装置とされているの
であるが、これには、電子計算機、その他の外部装置と
のインターフエースが複雑なものとなつたり、記憶情報
の処理のためのソフトウエアに困難さが伴なつたりして
勢いコスト高なものとなつていたために、需要の割には
普及されてはいないというのが現状である。

上記したグラフイツクデイスプレイ装置の問題点を、従
来のグラフイツクデイスブレイ装置の一例のものの概略
構成を示す第１図のプロツク図を参照して説明すると次
のとおりである。

第１図において、１は基準の発振器であり、これは以下
の説明では３．５８ＭＨｚの発振器であるとされれてい
る。

また、２は分周器であつて、これは基準の発振器１から
の出力波を例えば１／２２６に分周して水平同期信号Ｓ
ｈとして送出すると共に、前記の分１周器２からの出力
は分周器３及びタイミング発生器４に与えられる。

前記した分周器３は、それへの入力を例えば１／２８０
に分周して、垂直同期信号Ｓｖとして送出すると共に、
記憶装置１３やアドレス比較器２４などに送出される。
′ ５はタイミング発生器４からの出力パルスによつてセツ
トされると共に、後述する分周器７の出力パルスによつ
てりセツトされる発振制御回路であり、この発振制御回
路５は５，７３ＭＨｚの発振器６を制御する。

前記の発振器６からの５．７３ＭＨｚの発振波は、並列
直列変換器１９へそのクロツクパルスとして与えられる
と共に、分周器７（８ビツトカウンタ７）に与えられる
。

分周器７によつて１／２５６に分周された分周器７から
の出力は、記憶装置１３の動作を制御するための各種の
タイミングパルスを発生するタイミング発生器８と発振
制御回路５とに与えられ、また、分周器７からの出力パ
ルスの内の上位４ビツトが、既述した分周器３からの出
力パルスと共に、記憶装置１３やアドレス比較器２４な
どへ（メモリ）アドレス信号として加えられる。外部装
置または外部機器からの記憶の対象とされる情報は、バ
ツフアレジスタ１６を介して、タイミング発生器８とア
ドレス比較器２４などで作られたタイミングパルスの制
御の下に記憶装置１３に入力され、また、外部機器から
のアドレス信号入力は、既述した分周器３と分周器７か
ら与えられる読出しアドレス信号と、アドレス比較器２
４において比較される。

そして、アドレス比較器２４は外部機器からのアドレス
信号入力と読出しアドレス信号とが一致した時に、アド
レス比較器２４から記憶装置１３及びバツフアレジスタ
１６に対して書込み信号を送出する。

記憶装置１３は、例えば４ＫＷＸ１６ビツト構成の半導
体ランダムアクセスメモリであつて、記憶装置１３から
の１６ビツトの出力は、例えば、並列入力直列出力シフ
トレジスタで構成されていてもよい並列直列変換器１９
によつて時系列信号に変換されて、映像信号として映像
出力回路へと供給され、また、既述した分周器２から送
出された水平同期信号Ｓｈと、分周器３から送出された
垂直同期信号Ｓｖとは、陰極線管の偏向系の同期のため
に用いられる。

上記した第１図示のデイスプレイ装置において、そのデ
イスプレイ動作は記憶装置１３中の記憶情報を、分周器
３，７からなるアドレスカウンタからの読出しアドレス
信号によつて一定の周期、かつ、一定の順序で読出して
、それを陰極線管の表示面へ１垂直期間に表示するよう
にして行なわれるものであるが、記憶装置１３への書込
みは、既述もしたように、外部機器から一たんバツフア
レジスタ１６に与えられている記憶の対象とされる情報
が、外部機器から与えられるアドレス信号と、分周器３
，７からなるアドレスカウンタからの読出しアドレス信
号との一致した時点でアドレス比較器２４から送出され
る書込みパルスによつて、まず、そのアドレス信号と対
応するアドレスにおける記憶情報を読出し、その内容を
並列直列変換器１９で時系列信号に変換して陰極線間に
表示している間に、前記したバツフアレジスタ１６から
新らしい記憶情報がそのアドレスに書込まれるようにし
て行なわれる。

さて、ここで外部装置が電子計算機であつたとし、電子
計算機からの情報により、デイスプレイ装置の陰極線管
の表示面上に所要の図形を表示させる場合について考察
すると、まず、記憶装置に対する書込み動作は、語単位
で行なわれるので、デイスプレイ装置側の記憶装置に所
要の記憶情報を記憶させるのには、電子計算機側でデイ
スプレイ側の記憶情報を一度読出し、その読出された１
語の情報における書込みたいビツトの所に書込みたい情
報をオアして、デイスプレイ側の記憶装置に書込むとい
うように、電子計算機側とデイスプレイ側との間で情報
のやりとりを行なわないと、１語の中のあるビツトだけ
に特定な情報を書込むことができないから、このような
やり方をとつたのでは、ソフトウエアの面で大変な負担
となる。

そこで、記憶装置における語単位による記憶情報を、そ
れが語単位で読出された際に、それが直ちに並列直列変
換器によつて時系列信号に変換した際に得られるような
情報配列と対応する記憶情報配列となるように、第２図
示のような記憶装置の記憶情報配列が第３図示のように
展開された形態のものとして記憶装置へ記憶されるよう
にするためにはバツフアメモリを新らたに電子計算機側
に設けることが行なわれるが、この場合に電子計算機側
へ新らたに設けられるべき記憶装置（バツフアメモリ）
は、デイスプレイ装置の陰極線管の表示面における全絵
素の数と対応する記憶容量のものとされていることが必
要であり、例えば、ディスプレイ装置の陰極線管の表示
面上に表示される画像の水平、垂直分解能が共に２５６
とされる場合には、画像の全絵素数は２５６２個となる
から、前記したバツフアメモリで必要とされる記憶容量
は最低６４Ｋビツト（ただし、１Ｋビツト一１０２４ビ
ツト）となる。このように、電子計算機側へ新らたにバ
ツフアメモリを備えた場合には、そのバツフアメモリと
して大きな記憶容量のものが必要とされる他、電子計算
機側でバツフアメモリの内容を一たん記憶装置へ図形化
したデータとして展開し、それをデイスプレイ装置へ転
送するようにすると、ソフトの面で２重構造となり、ま
た、インターフエース部が複雑になるということが問題
となる。

さらに、陰極線管の表示面上の画像を形成させるのに用
いられる偏向系が、標準方式のＴＶ方式における走査標
準に近い走査標準で、電子ビームを水平、垂直方向に偏
向させているとした場合には、画像の１絵素に対する水
平方向の走査期間は約１９０ナノ秒程度となる。

そして、画像の１絵素毎の情報を記憶装置から順次に読
出すとした場合における記憶装置からの情報の読出し時
間は、少しの余裕をみて上記した１絵素当りの水平方向
の走査期間１９０ナノ秒よりも短かい１５０ナノ秒程度
と考えなければならないが、このような読出し時間で記
憶情報を読出すことのできる大容量の記憶装置は非常に
高価なものとなつてしまうという問題点も生じる。

また、第１図示の従来のデイスプレイ装置において、外
部装置から指定された特定なメモリアドレスに情報が書
込まれるのは、外部装置から与えられたアドレス信号入
力と、デイスプレイ装置中のアドレス信号とがアドレス
比較器２４によつて比較されて、両者が一致した時点だ
けであるが、前記の特定なアドレスに情報が書込まれる
機会は、１フイールドに一度だけしか生じないから、こ
の第１図示のデイスプレイ装置は外部装置に対して極め
て応答が遅いものであり、これでは人間のパターン認識
作用に強く訴え得るデイスプレ一装置が得難いというこ
とも問題となる。なお、第２図は、記憶装置におけるメ
モリ構造を理解し易くするためにモデル化して図示説明
したもので、この第２図では図示の簡略化のために、１
語が４ビツト構成（メモリアドレスは数字で、また、語
を構成するビツトアドレスはアルフアベツトで示してい
る）で、水平メモリアドレスが４（水平分解能が１６）
、垂直メモリアドレスも４（垂直分解能が１６）の場合
を例示している。

また、第２図において、Ｘアドレス、Ｙアドレス、メモ
リコントロールなどのプロツクは、記憶装置への情報の
書込み、及び記憶装置からの情報の読出しの際に必要と
される機能を備えた装置を現わし、さらに、バツフアレ
ジスタのプロツクは、記憶装置への情報の読み書きを行
なうためのレジスタを現わす。第３図は、前記した第２
図示の記憶装置から読出した情報が時系列信号となされ
た後に、デイスプレイ装置における陰極線管の表示面上
に表示された状態を、第２図中で使用したアドレス記号
で現わしたものである。

本発明は、グラフイツクデイスプレイ装置において問題
となつた既述の諸点をすべて良好に解消でき、しかも特
性の優れたグラフイツクディスプレイ装置を安価に提供
することができるようにすることを目的としてなされた
もので、以下、その具体的な内容を添付図面を参照して
説明する。

第４図は、本発明のデイスプレイ装置をカラーグラフイ
ツクデイスブレイ装置として構成した場合の一実施態様
のもののプロツク図であり、この第４図において、既述
した第１図示のデイスプレイ装置における構成部分と対
応する構成部分には、第１図中で使用した図面符号と同
一の図面符号を付している。第４図において、１３〜１
５はそれぞれ個別の記憶装置であつて、以下の説明例に
おいては各記憶装置１３〜１５はそれぞれ４ＫＷＸ１６
ビツトの記憶容量を有しているものとされており、また
、記憶装置１３は赤メモリユニツト、記憶装置１４は緑
メモリユニツト、記憶装置１５は青メモリユニツトとし
て説明されることもある。

前記した各記憶装置１３〜１５に対して、それぞれ個別
のスイツチ回路３０〜３２を介して接続されている赤バ
ツフアレジスタ１６、緑バツフアレジスタ１７、青バツ
フアレジスタ１８には、入力端子２４から各個別のバツ
フアレジスタ１６〜１８に対して選択的に加えられるバ
ツフアコントロール信号によつて、それぞれ固定の情報
内容が与えられるようになされている。

前記の各記憶装置１３〜１５に対する情報の書込み動作
は、外部から任意の同期で書込みアドレスが更新できる
ようになされた書込みアドレスレジスタＷＡＲからアド
レス信号切換装置１０を介し、各記憶装置１３〜１５に
記憶されているすべての語を個別に指定できるような数
のメモリアドレス線ＭＡＲを通して各記憶装置１３〜１
５に供給される書込みアドレスレジスタＷＡＲからのア
ドレス信号と、書込み制御回路２２と各記憶装置１３〜
１５との間に設けられている、語を構成する個々のビツ
トを個別に指定できるような数のメモリコントロール線
ＭＣＬを通して各記憶装置１３〜１５に供給される信号
とにより、語単位に行なわれる語書込みモードと、ビツ
ト単位に行なわれるビツト書込みモードとの２種類の書
込みモードの何れかによつて行なわれるのであるが、前
記した書込みモードの切換えは、外部装置から端子２５
に与えられる書込みモード切換信号で制御される、語・
ビツト書込みモード切換回路２３によつて、書込み制御
回路２２とアドレス信号切換装置１０とが制御されるこ
とにより行なわれる。

また、前記した各記憶装置１３〜１５に対する情報の書
込みに当つて、情報を書込むか否か、または書込むべき
情報の選択などの制御は、端子２６に対して外部から与
えられる色指定信号、端子２７に対して外部から与えら
れる書込態様の制御信号、語・ビツト書込みモード切換
回路２３からの出力信号などによる書込み制御回路２２
やスイツチ回路３０〜３２の動作によつて行なわれる。
前記した４κＷＸｌ６ビツトの記憶容量を有する各記憶
装置１３〜１５に対して、分周器３，７などからなる読
出しアドレスレジスタからの読出しアドレス信号がアド
レス信号切換装置１０及び１２本のメモリアドレス線Ｍ
ＡＬを介して与えられた場合には、各記憶装置１３〜１
５中の記憶情報が、一定周期で、かつ、語単位に読出さ
れて、それぞれの記憶装置１３〜１５に個別に付属する
並列直列変換器１９〜２１に与えられる。すなわち、デ
イスプレイ装置における陰極線間の表示面上の画像を、
その解像度が水平、垂直の両方向に関して共に２５６（
イ）となるように、４ＫＷＸ１６ビットの記憶容量を備
えた記憶装置１３〜１５を用いた場合に、前記の記憶装
置１３〜１５に哄それぞれ２５６２個づつの情報記憶部
分が存在するが、各記憶装置１３〜１５は第２図に例示
されているような態様のメモリ構造に従つて、それぞれ
１６ビツトからなる語が記憶されており、記憶装置１３
〜１５からの記憶情報の読出しは既述のように語単位に
行なわれ、１語を構成する１６ビツトの情報が同時に読
出されて並列直列変換器１９〜２１に与えられることは
既述のとおりであり、上記した記憶装置１３〜１５から
の記憶情報の読出しに当つて行なわれるアドレスの指定
では、水平方向のアドレス指定に４本、垂直方向のアド
レス指定に８本の計１２本のメモリアドレス線ＭＡＲが
必要とされ、これにより、水平方向で（１６語Ｘｌ６ビ
ツト）、垂直方向で２５６ビツトの情報の読出しが結果
的に行なわれていることになるのであり、前記のように
語単位に読出された記憶情報が各記憶装置１３〜１５に
付属する並列直列変換器１９〜２１に与えられる。並列
直列変換器１９〜２１は、それぞれの記憶装置１３〜１
５から個別に語単位に読出された記憶情報を、語を構成
する各ビツトの情報が、時間軸上に順次に送出されるよ
うな時系列信号に変換する作用を行なうもので、これら
の各並列直列変換器１９〜２１における変換動作は、５
．７３ＭＨｚの発振器６から与えられるクロツクパルス
を時間基準として行なわれる。

デイスプレイ装置における陰極線間の表示面上に表示さ
れる画像として、その画像の水平、垂直の両方向に関す
る分解能（解像度）が既述のように共に２５６本である
場合には、各記憶装置１３〜１５はそれぞれの記憶容量
が４ＫＷＸ１６ビツト以上のものとされており、また、
前記した並列直列変換器から送出されるべき時系列信号
は、既述のように１ビツト当り１９０ナノ秒となるが上
記の並列直列変換器としては、例えばＴＴＬデジタルＩ
Ｃによる並列入力直列出力シフトレジスタを使用しても
簡単に実現できる。

この場合、記憶装置１３〜１５から語単位に読出されて
並列直列変換器１９〜２１に与えられる記憶情報の読出
し時間は、１語が１６ビツトで構成されているとすれば
、１語について約２マイクロ秒程度であつてもよいから
、各記憶装置としては安価なモス型Ｑ記憶装置が使用で
きることになる。前記した一各並列直列変換器１９〜２
１から出力された時系列信号は、各色の映像信号として
図示されていない映像出力回路を経て陰極線管に与えノ
られる。

ところで、各記憶装置１３〜１５から語単位に読出され
た情報が並列直列変換器１９〜２１に与えられて、並列
直列変換器１９〜２１から時系列信号が送出されている
期間における各記憶装置１３〜１５は遊んでいる期間と
なつているが、上記した各記憶装置１３〜１５における
遊びの期間に、各記憶装置１３〜１５に対して書込みが
行なわれるようにすれば、既述した従来装置における外
部機器に対する応答が遅いという欠点が改善できること
になる。

この点に関し本発明では、並列直列変換器１９〜２１か
ら１語の記憶情報と対応する時系列信号が陰極線管の表
示面上に表示されるのに必要な期間を、分周器３と分周
器７とからなる読出しアドレスレジスタからの読出しア
ドレス信号によつて指定された記憶装置１３〜１５中の
記憶情報が、記憶装置より読出されて並列直列変換器１
９〜２１へ与えられる迄に必要とされる時間と対応する
第１の期間と、残部の時間と対応する第２の期間とに分
割し、前記第１の期間には読出しアドレスレジスタＯ内
容がアドレス信号切換装置１０を介して記憶装置１３〜
１５に与えられるように、また、前記第２の期間には書
込みアドレスレジスタＷＡＲの内容がアドレス信号切換
装置１０を介して記憶装置１３〜１５に与えられるよう
になされている。

上記したアドレス信号切換装置１０の切換動作は、分周
器７によつて発振器６の発振波を所要の分周比で分周し
て得た一定の周期の信号でりセツト、セツト制御される
モード切換回路９からの出力信号によつて制御されるこ
とによつて行なわれる（なお、第４図中において、アド
レス信号切換装置１０は、前記したモード切換回路９か
らの出力信号と、語・ビツト書込みモード切換回路２３
からの出力信号とがオア回路０Ｒによつて合成された信
号により切換動作が行なわれるように示されているが、
この点については後述の記載を参照すればその理由が明
らかとなるであろう）。

第４図示の例においては、上記したアドレス信号切換装
置１０の切換制御信号を、モード切換回路９から得てい
るが、２ｎ（ただし、ｎは整数）のビツト数で１語が構
成されている記憶情報が各アドレスに記憶される各記憶
装置１３〜１５から、一定周期で、かつ、語単位を以つ
て記憶情報を読出すための読出しアドレスレジスタに対
して、並列直列変換器へ時間基準として与えられる基準
クロツクを２ｎ進カウンタによつて分周して得た分周出
力が入力として与えるようにされている場合には、前記
した２１進カウンタＭＳＢ出力（最もウエイトの大きな
桁の出力）を、そのままアドレス信号切換装置１０への
切換制御信号として与えることができ、この場合には第
４図中のプロツク９で示すモード切換回路が不要となる
。前記したアドレス信号切換装置１０が、モード切換回
路９からの切換制御信号によつて、読出しアドレスレジ
スタの内容がメモリアドレス線ＭＡＲを介して各記憶装
置１３〜１５に与えられるように切換えられている時は
、前記したモード切換回路９からの切換制御信号がハイ
レベルの状態となされているから、その時に書込みアド
レスレジスタＷＡＲ内の４つのアンド回路Ａ１〜Ａ４に
おける各一方入力は前記した切換制御信号によつてハイ
レベルの状態となされており、したがつて、その時に外
部装置から書込みアドレスレジスタＷＡＲの端子＋ｙ１
−ｙ、＋Ｘ、−Ｘに与えられている情報がアンド回路Ａ
１〜Ａ４を介してｙアドレスカウンタ１１とＸアドレス
カウンタ１２に与えられて、前記したＹ，．Ｘアドレス
カウンタ１１，１２の内容が更新される。

前記したカウンタ１１，１２は共にリバーシブルカウン
タで構成されており、＋ｙ、＋Ｘの端子にハイレベルの
入力が加えられていた場合にはカウンタの数値が１だけ
増加し、また、−ｙ、−Ｘの端子にハイレベルの入力が
加えられていた場合にはカウンタの数値が１だけ減少す
るような動作を行なう。また、前記したＹ，．Ｘアドレ
スカウンタ１１，１２は端子２８へ外部装置から与えら
れるりセツト信号によりりセツトされる。さて、記憶装
置１３〜１５からの記憶情報の読出しは、既述のように
語単位に行なわれるので、読出しアドレスの指定に必要
なメモリアドレス線ＭＡＲの数は、記憶装置１３〜１５
のそれぞれの記憶容量が４κＷＸｌ６ビツトの場合には
１２本であり、このメモリアドレス線ＭＡＲの数は書込
み動作時においても同じである。

ところで、本発明のデイスプレイ装置では、記憶すべき
情報の書込みが語単位に行なわれる語書ノ込みモードと
、ビツト単位に行なわれるビツト書込みモードとの２つ
のモードの何れか一方で行なわれるのであるが、今、記
憶装置１３〜１５への情報の書込みが語単位ではなくビ
ツト単位で行なわれるビツト書込みモードで行なわれる
場合には、既述した記憶容量４κｗ×１６ビツトを有す
る記憶装置１３〜１５におけるアドレスの指定のために
、水平アドレス指定用の８本のメモリアドレス線と、垂
直アドレス指定用の８本のメモリアドレス線との合計１
６本のメモリアドレス線ＭＡＲが必要とされることにな
り、この１６本のメモリアドレス線ＭＡＲの数は、既述
した読出し時に必要とされた１２本のメモリアドレス線
ＭＡＲの数よりも４本多く、したがつてて、書込み時に
おけるアドレス指定のやり方を読出し時におけるアドレ
ス指定のやり方とは変えることが必要とされる。

そこで、、本発明のデイスプレイ装置においては、語・
ビツト書込みモード切換回路２３を設けて、語書込みモ
ード時には語・ビツト書込モード切換回路２３の出力側
に生じるハイレベルの状態の信号を、オア回路０Ｒを介
してアドレス信号切換装置１０へ切換制御信号として供
給して、アドレス信号切換装置１０の切換え状態を読出
しモード時と同様にし、各記憶装置１３〜１５に対して
読出しアドレスレジスタからのアドレス信号が与えられ
るようにし、また、ビツト書込みモード時には、モード
切換回路９からの切換制御信号によりアドレス信号切換
装置１０が書込みアドレスレジスタＷＡＲの内容の内の
ｙアドレスレジスタ１１の内容及びＸアドレスレジスタ
１２の内容の内の上位４ビツトの内容を１２本のメモリ
アドレス線ＭＡＲを介して各記憶装置１３〜１５に与え
うるように切換えられると共に、書込みアドレスレジス
タＷＡＲにおけるＸアドレスレジスタ１２の内容の内の
下位４ビツトの内容を、書込制御回路２２中でデコード
して、書込み制御回路２２と各記憶装置１３〜１５との
間に設けられている１６本のメモリコントロール線ＭＣ
Ｌに所要の情報を与えるようにすることにより、ビツト
書込みモードにおいては、１２本のメモリアドレス線Ｍ
ＡＲと１６本のメモリコントロール線ＭＣＬとによつて
ビット単位の書込み動作を各記憶装置１３〜１５に行な
うことを可能としたのである。

前記した書込制御回路２２と各記憶装置１３〜１５との
間に設けられた１６本のメモリコントロール線ＭＣＬに
与えられる情報は、Ｘアドレスレジスタ１２の内容にお
ける下位４ビツトの内容を書込み制御回路２２中のデコ
ード回路によつてデコードすることによつて、１語を構
成する１６ビツト中の特定のビツトが指定されるような
ものであるが、語・ビツト書込みモード切換回路２３の
出力がハイレベルの状態、すなわち、装置が語書込みモ
ードとなされている場合には、書込み制御回路２２中の
デコード回路が、１語を構成するすべてのビツトを同時
に指定するような動作を行なうように制御される。

本発明のデイスプレイ装置において、記憶装置１３〜１
５に対してビツト書込モードで晴報が書込まれる時は、
書込みアドレスレジスタＷＡＲの内容の一部がアドレス
信号切換装置１０によりメモリアドレス線ＭＡＲを介し
て各記憶装置１３〜１５に与えられると共に、書込みア
ドレスレジスタＷＡＲにおけるＸレジスタの下位４ビツ
トの内容が書込み制御回路２２を介してメモリコントロ
ール線ＭＣＬを介して各記憶装置１３〜１５に与えられ
て、各記憶装置１３〜１５には１ビットづつの情報があ
たかも第３図示のような展開されたメモリ構造となるよ
うに順次に記憶されるのである。

このようにして各記憶装置１３〜１５中に記憶された情
報の配列態様と、陰極線間の表示面上に示されるべき図
形の配列態様とは１対１の対応関係にある。上記のよう
なビツト書込みモード時においては、指定されたビツト
に対して予め定められた情報内容（例えば、１を情報内
容と定めておいても、あるいはＯを情報内容と定めてお
いてもよい）を書込むか、あるいは何もしないか、の２
つの操作によつて、指定されたビツトに対しての情報の
記憶が制御される。

上記のようなビツト書込みモードによつて記憶装置１３
〜１５ヘビツト単位で晴報の書込みを行なうことにより
、既述した従来例のものにおいて語単位で記憶装置へ情
報を記憶させていた場合に生じた多くの問題点が、すべ
て良好に解決されるのである。

ところが、記憶装置１３〜１５への情報の書込みをビツ
ト書込みモードによつてビツト単位で、しかも、指定さ
れたビツトに対して、予め定められた情報内容を書込む
か、あるいは何もしないか、の２つの状態で行なわれる
場合には、一度書込むと消去することができないという
ことが問題となる。

そこで、本発明のデイスプレイ装置では、記憶装置への
情報の書込みが語単位でも行なわれうるようにし、この
語単位での情報の書込み時に記憶装置（１３〜１５の内
の所要のもの）の記憶内容のすべてを速やかに同一の情
報に書き替えることができるようにしている。

すなわち、記憶装置への情報の書込みが語単位で行なわ
れる時には、語−ビツト書込みモード切換回路２３の出
力がハイレベルの状態となされてぃるから、この語・ビ
ツト書込みモード切換回路２３のハイレベルの状態の出
力が、オア回路０Ｒを介してアドレス信号切換装置１０
へ切換制御信号として与えられ、それにより各記憶装置
１３〜１５へは読出しアドレスレジスタからの一定周期
のアドレス信号が供給されて、各記憶装置１３〜１５に
対しては１垂直走査期間中にすべてのアドレスの指定が
行なわれる。

また、この時、各色のバツフアレジスタ１６〜１８と各
記憶装置１３〜１５（各色のメモリユニツト１３〜１５
）との間に設けられたスイツチ回路３０〜３２には、語
・ビツト書込みモード切換回路２３の出力が切換制御信
号として与えられているので、各色のバツフアレジスタ
１６〜１８中の情報が、各色のメモリユニツト１３〜１
５中に書込まれ得るのであるが、各色のバツフアレジス
タ１６〜１８の情報内容は、端子２４に与えられるバツ
フアコントロール信号によつて個別に制御されるので、
どの色のメモリユニツトに対してバツフアレジスタの固
定の情報を全面にわたつて書込むかは容易に選択できる
。また、外部装置から端子２６に加えられる色指定信号
により、語書込みモード時における色選択を各色のメモ
リユニツト毎に行なつて、語単位での書込み動作時にお
ける１垂直期間で、再生画像の全面が単色化され得るよ
うにすることができる。情報がビツト単位で書込まれる
ビツト書込みモードにおいては、語・ビツト書込みモー
ド切換回路２３の出力がローレベルの状態となされてい
るが、これがインバータ２９によつてハイレベルの状態
の出力となされてスイツチ回路３０〜３２へ切換制御信
号として与えられるから、ビツト書込みモード時におい
ては指定された書込みアドレスヘバツフアレジスタの情
報が書込まれる。なお、バッファレジスタ１６〜１８と
しては、ある定められた電位を保持する機能を有するも
のであればよいから、例えば１個のコンデンサであつて
もよいのである。以上の説明から明らかなように、本発
明のデイスプレイ装置においては、記憶装置からの記憶
情報の読出しを一定周期で、かつ語単位に行ない、それ
により読出された情報を並列直列変換器によつて時系列
信号として陰極線管に映像信号として与え、また、記憶
装置に対する情報の書込みが、外部から任意の周期で書
込みアドレスが更新しうる書込みアドレスレジスタから
のアドレス信号により、語を構成するビツト単位で行な
い得るようにしたため、既述した従来装置における記憶
装置に関する諸問題点がすべて良好に解消でき、また、
記憶装置に対する情報のビツト書込みモードによる書込
期間と記憶装置からの情報の読出し期間とが一定周期で
繰返されて行なわれるために、書込み、読出しの所要時
間が合理的なものとなされると共に、記憶装置における
記憶情報の内容に何の影響も与えることなしに書込みア
ドレスレジスタの内容の更新を外部から任意に行なうこ
とができるから、電子計算機の出力装置として本発明の
デイスプレイ装置が使用された場合には、オンラインで
の図形処理を極めて良好に行なうことが可能となり、さ
らに、カラーデイスプレイ装置に本発明を適用すること
により表示効果の優れた表示画像の容易に得られるデイ
スプレイ装置が提供できるのである。

【図面の簡単な説明】

第１図は従来のデイスプレイ装置の一例のもののプロツ
ク図、第２図は記憶装置のメモリ構造の説明図、第３図
ぱ再生画像と対応するように記憶情報を展開して示した
説明図、第４図は本発明のデイスプレイ装置の一実施態
様のもののプロツク図である。 １・・・・・・基準の発振器、２，３，７・・・・・゜
分周器、４，８・・・・・・タイミング発生器、５・・
・・゜゜発振制御回路、６・・・・・・発振器、９・・
・・・・モード切換回路、１０・・・・・・アドレス信
号切換装置、１１・・・・・・ｙアドレスレジスタ、１
２・・・・・・Ｘアドレスレジスタ、１３〜１５・・・
・・・記憶装置、１６〜１８・・・・・・バッファレジ
スタ、１９〜２１・・・・・・並列直列変換器、２２・
・・・・・書込制御回路、２３・・・・・・語・ビツト
書込みモード切換回路、２４・・・・゜゜アドレス比較
器、２５〜２８・・・・・・端子、２９・・・・・・イ
ンバータ、３０〜３２・・・・・・スイツチ回路、ＷＡ
Ｒ・・・・゜゛書込みアドレスレジスタ、０Ｒ・・・・
゛゜オア回路、ＭＡＲ・・・・・・メモリアドレス線、
ＭＯＬ・・・・・・メモリコントロール線、Ａ１〜Ａ４
・・・・・・アンド回路。

Claims (1)

1. 【特許請求の範囲】 １ ２＾ｎ個（ただし、ｎは整数）のビット数で１語が
   構成されている記憶情報が各アドレスに記載される記憶
   装置と、前記の記憶装置から、一定周期で、かつ、語単
   位を以つて記憶情報を読出すための読出しアドレスレジ
   スタと、外部から任意の周期で書込みアドレスを更新し
   うる書込みアドレスレジスタと、前記した読出しアドレ
   スレジスタからのアドレス信号により指定されて語単位
   に読出された記憶装置中の記憶情報を時系列信号に変換
   する並列直列変換器と、読出しアドレスレジスタからの
   アドレス信号と、書込みアドレスレジスタからのアドレ
   ス信号とを切換えて記憶装置に与えるアドレス信号切換
   装置とを備えたディスプレイ装置において、並列直列変
   換器へ時間基準として与えられる基準クロックを２＾ｎ
   進カウンタによつて分周して得た分周出力を読出しアド
   レスレジスタへの入力として与えるようにすると共に、
   前記の２＾ｎ進カウンタのＭＳＢ出力をアドレス信号切
   換装置の切換制御信号として与えるようにしたディスプ
   レイ装置。 ２ ２＾ｎ個（ただし、ｎは整数）のビット数で１語が
   構成されている記憶情報が各アドレスに記載される記憶
   装置と、前記の記憶装置から、一定周期で、かつ、語単
   位を以つて記憶情報を読出すための読出しアドレスレジ
   スタと、外部から任意の周期で書込みアドレスを更新し
   うる書込みアドレスレジスタと、前記した読出しアドレ
   スレジスタからのアドレス信号により指定されて語単位
   に読出された記憶装置中の記憶情報を時系列信号に変換
   する並列直列変換器と、読出しアドレスレジスタからの
   アドレス信号と、書込みアドレスレジスタからのアドレ
   ス信号とを切換えて記憶装置に与えるアドレス信号切換
   装置とを備えたディスプレイ装置において、記憶装置に
   記憶されているすべての語を個別に指定できるような数
   のメモリアドレス線を備えると共に、前記のメモリアド
   レス線の他に、語を構成する個々のビットを個別に指定
   できるような数のメモリコントロール線を備えて、記憶
   装置からの記憶情報の読出しモードにおいては、語を構
   成するすべてのビットがメモリコントロール線により指
   定されて語単位の読出しが行なわれ、また、書込みモー
   ドにおいては、語を構成する個々のビットがメモリコン
   トロール線により個別に指定されてビット単位の書込み
   が行なわれるようにしたディスプレイ装置。 ３ ２＾ｎ個（ただし、ｎは整数）のビット数で１語が
   構成されている記憶情報が各アドレスに記載される記憶
   装置と、前記の記憶装置から、一定周期で、かつ、語単
   位を以つて記憶情報を読出すための読出しアドレスレジ
   スタと、外部から任意の周期で書込みアドレスを更新し
   うる書込みアドレスレジスタと、前記した読出しアドレ
   スレジスタからのアドレス信号により指定されて語単位
   に読出された記憶装置中の記憶情報を時系列信号に変換
   する並列直列変換器と、読出しアドレスレジスタからの
   アドレス信号と、書込みアドレスレジスタからのアドレ
   ス信号とを切換えて記憶装置に与えるアドレス信号切換
   装置とを備えたディスプレイ装置において、記憶装置に
   記憶されているすべての語を個別に指定できるような数
   のメモリアドレス線と、前記のメモリアドレス線の他に
   、語を構成する個々のビットを個別に指定できるような
   数のメモリコントロール線とを備え、語を構成する個々
   のビットが前記したメモリコントロール線により個別に
   指定されてビット単位の書込み制御が行なわれる場合に
   、前記の指定されたビットに対して予め定められた情報
   内容を書込むか、あるいは前記の指定されたビットに対
   して何もしないか、の２つの操作によつて制御を行なう
   ようにしたディスプレイ装置。 ４ ２＾ｎ個（ただし、ｎは整数）のビット数で１語が
   構成されている記憶情報が各アドレスに記載される記憶
   装置と、前記の記憶装置から、一定周期で、かつ、語単
   位を以つて記憶情報を読出すための読出しアドレスレジ
   スタと、外部から任意の周期で書込みアドレスを更新し
   うる書込みアドレスレジスタと、前記した読出しアドレ
   スレジスタからのアドレス信号により指定されて語単位
   に読出された記憶装置中の記憶情報を時系列信号に変換
   する並列直列変換器と、読出しアドレスレジスタからの
   アドレス信号と、書込みアドレスレジスタからのアドレ
   ス信号とを切換えて記憶装置に与えるアドレス信号切換
   装置とを備えたディスプレイ装置において、記憶装置に
   記憶されているすべての語を個別に指定できるような数
   のメモリアドレス線と、前記のメモリアドレス線の他に
   、語を構成する個々のビットを個別に指定できるような
   数のメモリコントロール線とを備えると共に記憶装置へ
   の書込動作を、語単位に行なわれる語書込モードと、ビ
   ット単位に行なわれるビット書込みモードとの２つの書
   込みモードに、外部装置からも制御できるような語・ビ
   ット書込みモード切換回路を備えたディスプレイ装置。 ５ ２＾ｎ個（ただし、ｎは整数）のビット数で１語が
   構成されている記憶情報が各アドレスに記載される記憶
   装置と、前記の記憶装置から、一定周期で、かつ、語単
   位を以つて記憶情報を読出すための読出しアドレスレジ
   スタと、外部から任意の周期で書込みアドレスを更新し
   うる書込みアドレスレジスタと、前記した読出しアドレ
   スレジスタからのアドレス信号により指定されて語単位
   に読出された記憶装置中の記憶情報を時系列信号に変換
   する並列直列変換器と、読出しアドレスレジスタからの
   アドレス信号と、書込みアドレスレジスタからのアドレ
   ス信号とを切換えて記憶装置に与えるアドレス信号切換
   装置とを備えたディスプレイ装置において、記憶装置に
   記憶されているすべての語を個別に指定できるような数
   のメモリアドレス線と、前記のメモリアドレス線の他に
   、語を構成する個々のビットを個別に指定できるような
   数のメモリコントロール線とを備えると共に、記憶装置
   への書込み動作を語単位に行なわれる語書込みモードと
   、ビット単位に行なわれるビット書込みモードとの２つ
   の書込みモードに、外部装置からも制御できるような語
   ・ビット書込モード切換回路を備え、また、前記した語
   ・ビット書込モード切換回路の出力が語書込みモードと
   なされている時には、前記したアドレス信号切換装置が
   読出しアドレスレジスタの内容を記憶装置に与えるよう
   な切換え態様となされるようにして、語単位の書込み動
   作が読出しアドレスレジスタによつて行なわれるように
   し、記憶装置における全記憶情報が１垂直走査期間中に
   すべて同一の内容になされるようにしたディスプレイ装
   置。 ６ ２＾ｎ個（ただし、ｎは整数）のビット数で１語が
   構成されている記憶情報が各アドレスに記載される記憶
   装置と、前記の記憶装置から、一定周期で、かつ、語単
   位を以つて記憶情報を読出すための読出しアドレスレジ
   スタと、外部から任意の周期で書込みアドレスを更新し
   うる書込みアドレスレジスタと、前記した読出しアドレ
   スレジスタからのアドレス信号により指定されて語単位
   に読出された記憶装置中の記憶情報を時系列信号に変換
   する並列直列変換器と、読出しアドレスレジスタからの
   アドレス信号と、書込みアドレスレジスタからのアドレ
   ス信号とを切換えて記憶装置に与えるアドレス信号切換
   装置とを備えたディスプレイ装置において、赤、緑、青
   の各色信号毎に各個別の記憶装置を設け、また、前記の
   個別の記憶装置毎に各個別に記憶情報を与え得る個別の
   バツフアレジスタを備え、さらに、前記の各個別のバッ
   ファレジスタの内容を外部より変更制御する手段を有せ
   しめ、さらにまた、書込みモードを語単位とビット単位
   との２つの書込みモードに、外部装置からも制御できる
   ような語・ビット書込みモード切換回路を備えることに
   より、語単位の書込動作時にカラー陰極線管の再生全画
   面を１垂直走査期間で単色化できるようにしたディスプ
   レイ装置。