JPH0558258B2 - - Google Patents
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- JPH0558258B2 JPH0558258B2 JP59001273A JP127384A JPH0558258B2 JP H0558258 B2 JPH0558258 B2 JP H0558258B2 JP 59001273 A JP59001273 A JP 59001273A JP 127384 A JP127384 A JP 127384A JP H0558258 B2 JPH0558258 B2 JP H0558258B2
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- silicon
- oxide film
- substrate
- sio
- film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
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- Element Separation (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に関し、特に素
子間の分離技術に関するものである。
子間の分離技術に関するものである。
従来シリコン基板上での素子間の分離には、
LOCOS（Local Oxidation of Silicon）法と呼ば
れる方法が広く用いられてきた。この方法は窒化
膜をマスクにシリコン基板を選択酸化することに
より素子間分離のためのフイールド酸化膜を形成
する方法だが、バーズビークの発生により素子領
域が小さくなる結晶欠陥が発生するなど数々の問
題点があり微細素子の形成、高集積化実現には用
いることができなかつた。このため、種々の新し
い素子分離技術が提案され実用化されつつある。
LOCOS（Local Oxidation of Silicon）法と呼ば
れる方法が広く用いられてきた。この方法は窒化
膜をマスクにシリコン基板を選択酸化することに
より素子間分離のためのフイールド酸化膜を形成
する方法だが、バーズビークの発生により素子領
域が小さくなる結晶欠陥が発生するなど数々の問
題点があり微細素子の形成、高集積化実現には用
いることができなかつた。このため、種々の新し
い素子分離技術が提案され実用化されつつある。
新しい素子分離技術の中で最も有力な方法とし
てシリコン基板に溝を形成し、この溝にSiO2や
多結晶シリコン（ポリシリコン）を充填すること
により素子分離領域を形成する方法が提案されて
いる。特にBOX法と呼ばれる方法（K.
Kurosawa 他IEDM Digest of Technical
papers pp.384〜387 1981）は独特の二段階の
SiO2埋め込み法により、この様な構造を実現し
ている。第１図ａ，ｂ例えばBOX法によつて製
作されたMOSFETの平面図及びｌ−l′に沿つた
断面図をそれぞれ示している。１０１はSi基板、
１０２はポリSiのゲート電極であり、１０３，１
０４はそれぞれフイールド酸化膜及びゲート酸化
膜である。この構造の一つの問題点はゲート電極
１０２とSi基板１０１の間に形成される電界がSi
のエツヂ部１０５に於て集中して強くなるため
種々の問題が生じることである。例えば第２図に
示した様にトランジスタのサブスレシヨールド特
性にコブＡが出来その結果リーク電流が増大す
る。これはSiエツヂ部１０５での電界集中により
この部分にチヤネル中心部１０６よりも見かけ上
の閾値の低い寄生トランジスタが形成されるから
である。又ゲート酸化膜として約200Åの熱酸化
膜を用いた場合の酸化膜の耐圧（電圧電流特性の
立上り）は約20V程度だが、この様な構造で測定
すると約15V程度に減少する。これはやはりSiエ
ツヂ部１０５での電界集中によりこの部分で電流
が流れやすくなるためである。
てシリコン基板に溝を形成し、この溝にSiO2や
多結晶シリコン（ポリシリコン）を充填すること
により素子分離領域を形成する方法が提案されて
いる。特にBOX法と呼ばれる方法（K.
Kurosawa 他IEDM Digest of Technical
papers pp.384〜387 1981）は独特の二段階の
SiO2埋め込み法により、この様な構造を実現し
ている。第１図ａ，ｂ例えばBOX法によつて製
作されたMOSFETの平面図及びｌ−l′に沿つた
断面図をそれぞれ示している。１０１はSi基板、
１０２はポリSiのゲート電極であり、１０３，１
０４はそれぞれフイールド酸化膜及びゲート酸化
膜である。この構造の一つの問題点はゲート電極
１０２とSi基板１０１の間に形成される電界がSi
のエツヂ部１０５に於て集中して強くなるため
種々の問題が生じることである。例えば第２図に
示した様にトランジスタのサブスレシヨールド特
性にコブＡが出来その結果リーク電流が増大す
る。これはSiエツヂ部１０５での電界集中により
この部分にチヤネル中心部１０６よりも見かけ上
の閾値の低い寄生トランジスタが形成されるから
である。又ゲート酸化膜として約200Åの熱酸化
膜を用いた場合の酸化膜の耐圧（電圧電流特性の
立上り）は約20V程度だが、この様な構造で測定
すると約15V程度に減少する。これはやはりSiエ
ツヂ部１０５での電界集中によりこの部分で電流
が流れやすくなるためである。
この様な問題は、BOX法で製作した素子に限
らず、溝を堀つてSiO2やポリSiを埋め込む方法
で皆共通に生じる重要な問題である。
らず、溝を堀つてSiO2やポリSiを埋め込む方法
で皆共通に生じる重要な問題である。
即ち、この様な素子分離技術に於てはサブスレ
シヨールドのリーク電流の増大によりトランジス
タのcut−off特性が劣化するあるいはゲート酸化
膜のリークが増大したり又、信頼性の低下を招く
などの問題が生じ、高性能、高信頼度の素子製造
には幾多の問題をもつていた。
シヨールドのリーク電流の増大によりトランジス
タのcut−off特性が劣化するあるいはゲート酸化
膜のリークが増大したり又、信頼性の低下を招く
などの問題が生じ、高性能、高信頼度の素子製造
には幾多の問題をもつていた。
本発明は以上の点に鑑みてなされたものであ
り、シリコンエツヂ部に於ける電界集中をなく
し、性能及び信頼性の高い素子間分離を実現する
ための半導体装置の製造方法を提供することを目
的とする。
り、シリコンエツヂ部に於ける電界集中をなく
し、性能及び信頼性の高い素子間分離を実現する
ための半導体装置の製造方法を提供することを目
的とする。
本発明は、シリコン基板に溝を形成し、前記溝
を、堆積により形成した物質を少くとも一部に含
む材料で埋め込み、素子形成領域のシリコン表面
を露出し、その後、全面に多結晶シリコンを堆積
させ、この多結晶シリコンと基板シリコンの一部
を熱酸化によりSiO2に換え更に素子部のシリコ
ン表面を再び露出される工程とからなつている。
を、堆積により形成した物質を少くとも一部に含
む材料で埋め込み、素子形成領域のシリコン表面
を露出し、その後、全面に多結晶シリコンを堆積
させ、この多結晶シリコンと基板シリコンの一部
を熱酸化によりSiO2に換え更に素子部のシリコ
ン表面を再び露出される工程とからなつている。
本発明によりシリコンエツヂ部での電界集中が
緩和され、サブスレシヨールド特性の劣化、ゲー
ト酸化膜の耐圧劣化等の問題を解決することがで
きた。その結果性能及び信頼性共に高い半導体装
置を製造することが可能となつたのである。
緩和され、サブスレシヨールド特性の劣化、ゲー
ト酸化膜の耐圧劣化等の問題を解決することがで
きた。その結果性能及び信頼性共に高い半導体装
置を製造することが可能となつたのである。
本発明の一実施例を第３図ａ〜ｇの工程断面図
を用いて説明する。例えばｐ型（100）基板３０
１を用意し、例えば3000Åの厚さをもつSiO2膜
３０２を素子形成予定領域に残置する。（第３図
ａ）。次にシリコン基板を約0.7μmエツチングし
溝を形成する。このエツチングは第３図ｂの様に
テーパー角をもつたSi面３０３がでる様なエツチ
ング方法を用いてもよいし、またSi面３０３が基
板主面に対し垂直になる様な方法を用いてもよ
い。
を用いて説明する。例えばｐ型（100）基板３０
１を用意し、例えば3000Åの厚さをもつSiO2膜
３０２を素子形成予定領域に残置する。（第３図
ａ）。次にシリコン基板を約0.7μmエツチングし
溝を形成する。このエツチングは第３図ｂの様に
テーパー角をもつたSi面３０３がでる様なエツチ
ング方法を用いてもよいし、またSi面３０３が基
板主面に対し垂直になる様な方法を用いてもよ
い。
次に例えばボロンを例えば100KeVで１×1012
〜１×1013イオン注入する。これはフイールド反
転防止のためで基板の不純物濃度によつては不要
であり、イオン注入条件は異子条件を用いてもよ
い。次いで例えばCVD法によりSiO2膜３０４を
全面に例えば約0.7μm〜0.8μm形成し全面に平坦
化材として例えばレジスト層３０５をコートする
（第３図ｃ）、次に例えばCF4とH2ガスを用いた
RIEで全面エツチングするとレジスト層３０５と
SiO2層３０４が同時にエツチングされSiO2３０
４を全面に平坦に残すことができる。このエツチ
ングはRIEのみで行つてもよくあるいはRIEと
HF系のエツチングを組み合わせてもよい。結局
第３図ｄに示したように素子分離領域にSiO2305
の埋め込まれ素子部のシリコン表面３０９が露出
された構造が得られる。このときシリコンの肩部
３０６を露出させる。
〜１×1013イオン注入する。これはフイールド反
転防止のためで基板の不純物濃度によつては不要
であり、イオン注入条件は異子条件を用いてもよ
い。次いで例えばCVD法によりSiO2膜３０４を
全面に例えば約0.7μm〜0.8μm形成し全面に平坦
化材として例えばレジスト層３０５をコートする
（第３図ｃ）、次に例えばCF4とH2ガスを用いた
RIEで全面エツチングするとレジスト層３０５と
SiO2層３０４が同時にエツチングされSiO2３０
４を全面に平坦に残すことができる。このエツチ
ングはRIEのみで行つてもよくあるいはRIEと
HF系のエツチングを組み合わせてもよい。結局
第３図ｄに示したように素子分離領域にSiO2305
の埋め込まれ素子部のシリコン表面３０９が露出
された構造が得られる。このときシリコンの肩部
３０６を露出させる。
次いで全面にポリシリコン層３０７を例えば
500Å形成する。（第３図ｅ）。
500Å形成する。（第３図ｅ）。
次いでポリSi層３０７及びシリコンの肩部３０
６を含む基板シリコン３０１の一部を熱酸化し
SiO2膜３０８を形成する（第３図ｆ）。次いで
SiO2膜３０８を全面エツチング除去しシリコン
基板表面３０９を露出した後、通常のシリコンゲ
ートプロセスによりゲート酸化膜３１０多結晶シ
リコンゲート電極３１１等を形成してMOSトラ
ンジスタが出来上る（第３図ｇ）。
６を含む基板シリコン３０１の一部を熱酸化し
SiO2膜３０８を形成する（第３図ｆ）。次いで
SiO2膜３０８を全面エツチング除去しシリコン
基板表面３０９を露出した後、通常のシリコンゲ
ートプロセスによりゲート酸化膜３１０多結晶シ
リコンゲート電極３１１等を形成してMOSトラ
ンジスタが出来上る（第３図ｇ）。
第３図ｇは従来例の第１図ｂと対応するトラン
ジスタの断面図であるが本発明の実施例ではSiの
肩部が酸化工程により丸くなりシヤープな角がな
くなつているため、第２図に示した様なサブスレ
シヨールド特性の異常やゲート酸化膜の耐圧劣化
といつた問題をすべて合理的に解決することがで
きた。
ジスタの断面図であるが本発明の実施例ではSiの
肩部が酸化工程により丸くなりシヤープな角がな
くなつているため、第２図に示した様なサブスレ
シヨールド特性の異常やゲート酸化膜の耐圧劣化
といつた問題をすべて合理的に解決することがで
きた。
本発明の主旨の一つはシリコンの肩部３０６を
酸化工程により丸くすることであるが第３図ｄの
状態で酸化工程を行うことは次に述べるような不
都合がある。即ちこの工程で酸化を行うとシリコ
ン基板表面３０９には酸化膜が成長するがフイー
ルド部の酸化膜３０５はほとんど成長しない。従
つて素子部表面３０９に形成された酸化膜を全面
エツチングにより除去するとフイールド酸化膜３
０５はその分だけ薄くなつてしまう。その結果Si
肩部３０６をより露出させる結果となるばかりか
フイールド反転電圧を下げるなどの不都合が生じ
た。然るに本発明では全面にほぼ一様堆積させた
多結晶シリコン膜を酸化しているので素子部表面
のみならずフイールド酸化上にもほぼ同じ膜厚の
酸化膜が形成されるためSiO2を全面エツチング
してもほとんどフイールド酸化膜厚が減少するこ
ともないなど絶大な効果がある。更に、肩の丸ま
る効果についても、酸化によつて失われるSi基板
表面のSi膜厚を同一とすると多結晶シリコン膜を
介して酸化を行う本発明の方がはるかに角のとれ
たなだらかな構造が得られる。
酸化工程により丸くすることであるが第３図ｄの
状態で酸化工程を行うことは次に述べるような不
都合がある。即ちこの工程で酸化を行うとシリコ
ン基板表面３０９には酸化膜が成長するがフイー
ルド部の酸化膜３０５はほとんど成長しない。従
つて素子部表面３０９に形成された酸化膜を全面
エツチングにより除去するとフイールド酸化膜３
０５はその分だけ薄くなつてしまう。その結果Si
肩部３０６をより露出させる結果となるばかりか
フイールド反転電圧を下げるなどの不都合が生じ
た。然るに本発明では全面にほぼ一様堆積させた
多結晶シリコン膜を酸化しているので素子部表面
のみならずフイールド酸化上にもほぼ同じ膜厚の
酸化膜が形成されるためSiO2を全面エツチング
してもほとんどフイールド酸化膜厚が減少するこ
ともないなど絶大な効果がある。更に、肩の丸ま
る効果についても、酸化によつて失われるSi基板
表面のSi膜厚を同一とすると多結晶シリコン膜を
介して酸化を行う本発明の方がはるかに角のとれ
たなだらかな構造が得られる。
これは、第３図ｅの如く、ポリシリコンをつけ
て状態でポリシリコンの肩部３０６の形状がすで
に丸くなつていることと、さらに実効的な酸化膜
厚が厚いためそれだけエツヂラウンデイングの効
果が大きいためである。
て状態でポリシリコンの肩部３０６の形状がすで
に丸くなつていることと、さらに実効的な酸化膜
厚が厚いためそれだけエツヂラウンデイングの効
果が大きいためである。
第４図は本発明の第２の実施例を示すものであ
る。第４図は第１の実施例の第３図ｅに対応する
がシリコン基板表面４０９上に熱酸化膜４００を
してポリシリコン４０７を堆積した状態を示して
いる。これ以後の工程は第３図ｆ〜ｇと同様であ
る。
る。第４図は第１の実施例の第３図ｅに対応する
がシリコン基板表面４０９上に熱酸化膜４００を
してポリシリコン４０７を堆積した状態を示して
いる。これ以後の工程は第３図ｆ〜ｇと同様であ
る。
本実施例を用いれば多結晶シリコン中に含まれ
ている不純物がシリコン基板内に導入されること
がないためプロセスのマージンが大きくなる。実
にポリシリコン層４０７にリンを拡散することに
より基板の不純物をゲツタリングすることもでき
るなどの利点がある。
ている不純物がシリコン基板内に導入されること
がないためプロセスのマージンが大きくなる。実
にポリシリコン層４０７にリンを拡散することに
より基板の不純物をゲツタリングすることもでき
るなどの利点がある。
尚、本実施例で用いたSiO2膜４００は熱酸化
膜以外の膜例えばCVDSiO2膜であつてもよい。
膜以外の膜例えばCVDSiO2膜であつてもよい。
第５図は本発明の第３の実施例を示す工程断面
図である。第一の実施例と異なるのは、SiO2マ
スク３０２の替りに例えばSiO2５０２とシリコ
ン５０３の２層膜を用いたことである（第５図
ａ）。
図である。第一の実施例と異なるのは、SiO2マ
スク３０２の替りに例えばSiO2５０２とシリコ
ン５０３の２層膜を用いたことである（第５図
ａ）。
この方法だとSiO2をエツチバツクして行つた
とき基板シリコン表面５０９がエツチングによつ
て損傷を受けその後に形成される素子の特性を劣
化させたり信頼性を低下させたりすることがな
い。
とき基板シリコン表面５０９がエツチングによつ
て損傷を受けその後に形成される素子の特性を劣
化させたり信頼性を低下させたりすることがな
い。
この方法では、第５図ｂの様に、埋め込み酸化
膜５０５の表面がポリシリコン膜５０３を半ば埋
める様な形状でエツチングをとめる。次に、ポリ
Siマスク層５０３SiO2５０２を順次除去してSi基
板表面５０９を露出させる（第５図ｃ）。以下は
第３図ｅ〜ｇと同様の工程に従つてMOSトラン
ジスタが形成される。本方法によればSiO2膜５
０５の膜厚にバラツキが生じても膜厚のバラツキ
の程度がポリシリコンマスク５０３の程度であれ
ばウエハー全面に渡つて第５図ｂの状態と同様と
することができ、その後SiO2膜５０２を除去し
た後、Siの肩５０６の出る量はウエハー全面でほ
ぼ同じにすることができる。
膜５０５の表面がポリシリコン膜５０３を半ば埋
める様な形状でエツチングをとめる。次に、ポリ
Siマスク層５０３SiO2５０２を順次除去してSi基
板表面５０９を露出させる（第５図ｃ）。以下は
第３図ｅ〜ｇと同様の工程に従つてMOSトラン
ジスタが形成される。本方法によればSiO2膜５
０５の膜厚にバラツキが生じても膜厚のバラツキ
の程度がポリシリコンマスク５０３の程度であれ
ばウエハー全面に渡つて第５図ｂの状態と同様と
することができ、その後SiO2膜５０２を除去し
た後、Siの肩５０６の出る量はウエハー全面でほ
ぼ同じにすることができる。
以上の実施例でフイールド酸化膜、３０５，４
０５，５０５の埋め込み工程については、エツチ
バツク平坦化の場合のみを述べたがいかなる方法
を用いてもよいことは言うまでもない。
０５，５０５の埋め込み工程については、エツチ
バツク平坦化の場合のみを述べたがいかなる方法
を用いてもよいことは言うまでもない。
又、SiO2の埋め込みではなく、多結晶シリコ
ンが埋め込まれた様な絶縁分離構造に対しても全
く同様に適用できることは言うまでもない。
ンが埋め込まれた様な絶縁分離構造に対しても全
く同様に適用できることは言うまでもない。
又基板はｐ型に限ることなく、ｎ型でもよく、
又、ｎ型ｐ型を同一基板内にあわせ持つCMOS
型の素子に適用してもよいことは言うまでもな
い。
又、ｎ型ｐ型を同一基板内にあわせ持つCMOS
型の素子に適用してもよいことは言うまでもな
い。
第１図ａ，ｂ及び第２図は従来例の問題点を説
明するための図、第３図ａ〜ｇ、第４図及び第５
図ａ〜ｄはそれぞれ本発明の第１、第２、第３の
実施例を示す工程断面図である。 図に於いて、１０１，３０１，４０１，５０１
……Si基板、３０７，４０７……多結晶シリコン
膜、１０３，３０５，４０４，５０５……フイー
ルド酸化膜。
明するための図、第３図ａ〜ｇ、第４図及び第５
図ａ〜ｄはそれぞれ本発明の第１、第２、第３の
実施例を示す工程断面図である。 図に於いて、１０１，３０１，４０１，５０１
……Si基板、３０７，４０７……多結晶シリコン
膜、１０３，３０５，４０４，５０５……フイー
ルド酸化膜。
Claims (1)
- １ シリコン基板上の素子形成予定領域に少くと
も一層以上のマスク層を選択的に形成する工程
と、前記マスク層を用いてシリコン基板をエツチ
ングし溝を形成する工程と、前記溝を堆積により
形成した物質を少くとも一部に含む材料により埋
め込む工程と、前記マスク層を除去しシリコン基
板表面を露出させるとともに前記溝側壁部の少く
とも一部を露出させる工程と、全面に多結晶シリ
コン層を形成する工程と、熱酸化により前記多結
晶シリコン及び基板シリコンの少くとも一部を熱
酸化膜に変える工程と前記酸化シリコン膜をエツ
チング除去することにより前記シリコン基板表面
を再び露出させる工程とからなることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001273A JPS60145638A (ja) | 1984-01-10 | 1984-01-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001273A JPS60145638A (ja) | 1984-01-10 | 1984-01-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145638A JPS60145638A (ja) | 1985-08-01 |
| JPH0558258B2 true JPH0558258B2 (ja) | 1993-08-26 |
Family
ID=11496849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001273A Granted JPS60145638A (ja) | 1984-01-10 | 1984-01-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145638A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393694A (en) * | 1994-06-15 | 1995-02-28 | Micron Semiconductor, Inc. | Advanced process for recessed poly buffered locos |
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
| JP2005260163A (ja) | 2004-03-15 | 2005-09-22 | Fujitsu Ltd | 容量素子及びその製造方法並びに半導体装置及びその製造方法 |
-
1984
- 1984-01-10 JP JP59001273A patent/JPS60145638A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60145638A (ja) | 1985-08-01 |
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