JPH0697461A - 多機能半導体デバイス - Google Patents
多機能半導体デバイスInfo
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- JPH0697461A JPH0697461A JP5154570A JP15457093A JPH0697461A JP H0697461 A JPH0697461 A JP H0697461A JP 5154570 A JP5154570 A JP 5154570A JP 15457093 A JP15457093 A JP 15457093A JP H0697461 A JPH0697461 A JP H0697461A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極１７の下に３つの垂直積層チャネ
ル１２，１４，１６を有する多機能半導体デバイスが提
供される。 【構成】 チャネル１２，１４，１６はワイド・バンド
ギャップ・バッファ層１１の上に形成されており、各チ
ャネルはソース／ドレイン電極２１〜２６に結合されて
おり、これら電極はゲート電極１７をはさんで両側に対
置する形で形成されている。いちばん上部のチャネル１
６は、ワイド・バンドギャップ半導体材料のキャップ層
１８によってゲート電極１７から分離されて隔てられて
いる。チャネル１２，１４，１６はワイド・バンドギャ
ップ障壁層１３，１５によって互いに分離されている。
ル１２，１４，１６を有する多機能半導体デバイスが提
供される。 【構成】 チャネル１２，１４，１６はワイド・バンド
ギャップ・バッファ層１１の上に形成されており、各チ
ャネルはソース／ドレイン電極２１〜２６に結合されて
おり、これら電極はゲート電極１７をはさんで両側に対
置する形で形成されている。いちばん上部のチャネル１
６は、ワイド・バンドギャップ半導体材料のキャップ層
１８によってゲート電極１７から分離されて隔てられて
いる。チャネル１２，１４，１６はワイド・バンドギャ
ップ障壁層１３，１５によって互いに分離されている。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体デバイスに
関し、具体的には複数の垂直整合チャネルを有する電解
効果トランジスタに関する。
関し、具体的には複数の垂直整合チャネルを有する電解
効果トランジスタに関する。
【０００２】
【従来の技術】化合物半導体ベースのヘテロ構造デバイ
スは、シリコン・デバイスに比べて速度および電力に関
して重要な有利性をもたらすものと予想されている。化
合物半導体ベースのＨＦＥＴ設計の大半は、化合物半導
体材料を用いたシリコン・ベース構造をほとんどコピー
することを目指している。この方式の一つの欠点は、化
合物半導体材料の有利な特性を充分に生かしきれておら
ず、シリコン・ベースのものに比して、デバイスの最小
形状も改良されていないことである。その結果、ガリウ
ム・ひ素デバイスはシリコン・ベース・デバイスに比べ
て余り小型化しておらず、従来のＣＭＯＳ技術に対して
コスト競争力を持たない。化合物半導体材料を用いた真
に小型で高性能の相補的ヘテロ接合電解効果トランジス
タ構造が必要とされる。
スは、シリコン・デバイスに比べて速度および電力に関
して重要な有利性をもたらすものと予想されている。化
合物半導体ベースのＨＦＥＴ設計の大半は、化合物半導
体材料を用いたシリコン・ベース構造をほとんどコピー
することを目指している。この方式の一つの欠点は、化
合物半導体材料の有利な特性を充分に生かしきれておら
ず、シリコン・ベースのものに比して、デバイスの最小
形状も改良されていないことである。その結果、ガリウ
ム・ひ素デバイスはシリコン・ベース・デバイスに比べ
て余り小型化しておらず、従来のＣＭＯＳ技術に対して
コスト競争力を持たない。化合物半導体材料を用いた真
に小型で高性能の相補的ヘテロ接合電解効果トランジス
タ構造が必要とされる。
【０００３】
【発明が解決しようとする課題】従来の２進論理回路
は、オフまたはオンのいずれかをとる１個の出力を有す
るトランジスタをベースにしている。基本的機能および
複雑な論理機能を実行する回路を提供するには、多くの
トランジスタを相互接続しなければならない。各論理機
能に対して相当数のトランジスタが必要なため、集積回
路のコストが増大する。また多くのトランジスタを相互
接続するのは複雑で時間がかかり、論理回路の費用をい
っそう増大させる。複数の出力を提供し、付加する構成
要素の数を減らしても複雑な論理演算を実行できる半導
体デバイスが必要とされる。
は、オフまたはオンのいずれかをとる１個の出力を有す
るトランジスタをベースにしている。基本的機能および
複雑な論理機能を実行する回路を提供するには、多くの
トランジスタを相互接続しなければならない。各論理機
能に対して相当数のトランジスタが必要なため、集積回
路のコストが増大する。また多くのトランジスタを相互
接続するのは複雑で時間がかかり、論理回路の費用をい
っそう増大させる。複数の出力を提供し、付加する構成
要素の数を減らしても複雑な論理演算を実行できる半導
体デバイスが必要とされる。
【０００４】
【課題を解決するための手段】要約すると、本発明の利
点はゲート電極の下に３個の垂直積層チャネルを有する
多機能半導体デバイスによって達成する。これらのチャ
ネルはワイド・バンドギャップ・バッファ層の中に形成
され、各チャネルはソース電極およびドレイン電極に結
合されており、これら電極はゲート電極をはさんで両側
に対置する形で形成される。いちばん上部のチャネルは
ワイド・バンドギャップ半導体材料のキャップ層によっ
て、ゲート電極から分離されて隔てられている。チャネ
ルは、ワイド・バンドギャップ障壁層によって互いに分
離される。
点はゲート電極の下に３個の垂直積層チャネルを有する
多機能半導体デバイスによって達成する。これらのチャ
ネルはワイド・バンドギャップ・バッファ層の中に形成
され、各チャネルはソース電極およびドレイン電極に結
合されており、これら電極はゲート電極をはさんで両側
に対置する形で形成される。いちばん上部のチャネルは
ワイド・バンドギャップ半導体材料のキャップ層によっ
て、ゲート電極から分離されて隔てられている。チャネ
ルは、ワイド・バンドギャップ障壁層によって互いに分
離される。
【０００５】
【実施例】チャネル領域の性能がデバイス全体の性能を
大方決定するので、量子井戸電解効果トランジスタの設
計では、ゲート電極の下部のチャネル領域の構造が主要
な問題となる。図１は、本発明に基づく多機能電解効果
トランジスタのチャネル領域の断面図をごく単純化して
示したものである。図１に示すすべての材料層ならびに
本発明の後続の実施例は実質的に単結晶エピタキシャル
生長層である。このために各エピタキシャル層は、基調
となる基板と結晶学的に適合性のある材料によって構成
する必要がある。そのため、個々の実施例に関して後述
する電子材料の制約のほかに、材料の選択は水晶の特性
によっても制限されることに注意されたい。本発明のエ
ピタキシャル層は、有機金属気相成長法（ＭＯＣＶ
Ｄ），分子線エピタキシ（ＭＢＥ）または原子層エピタ
キシ（ＡＬＥ）などによって生長させてもよい。
大方決定するので、量子井戸電解効果トランジスタの設
計では、ゲート電極の下部のチャネル領域の構造が主要
な問題となる。図１は、本発明に基づく多機能電解効果
トランジスタのチャネル領域の断面図をごく単純化して
示したものである。図１に示すすべての材料層ならびに
本発明の後続の実施例は実質的に単結晶エピタキシャル
生長層である。このために各エピタキシャル層は、基調
となる基板と結晶学的に適合性のある材料によって構成
する必要がある。そのため、個々の実施例に関して後述
する電子材料の制約のほかに、材料の選択は水晶の特性
によっても制限されることに注意されたい。本発明のエ
ピタキシャル層は、有機金属気相成長法（ＭＯＣＶ
Ｄ），分子線エピタキシ（ＭＢＥ）または原子層エピタ
キシ（ＡＬＥ）などによって生長させてもよい。
【０００６】図１に示す実施例は、支持結晶基板１０の
上に形成され、アンチモン化アルミニウム（ＡｌＳｂ）
などの材料によって構成されるワイド・バンド・ギャッ
プ・バッファ層１１を含む。他のワイド・バンドギャッ
プ材料も知られており、化合物半導体デバイス内で使用
されているが、以下で見ていくように、好適実施例で
は、各上載せ層で使用する他の材料との適合性を確保す
るために、ＡＬＳｂが望ましい。
上に形成され、アンチモン化アルミニウム（ＡｌＳｂ）
などの材料によって構成されるワイド・バンド・ギャッ
プ・バッファ層１１を含む。他のワイド・バンドギャッ
プ材料も知られており、化合物半導体デバイス内で使用
されているが、以下で見ていくように、好適実施例で
は、各上載せ層で使用する他の材料との適合性を確保す
るために、ＡＬＳｂが望ましい。
【０００７】第１Ｎ形量子井戸１２はバッファ層１１を
被覆する形で形成される。好適実施例では、Ｎ形量子井
戸１２は厚さが約５〜１０ナノメートルで、インジウム
・ひ素（ＩｎＡｓ）などの材料によって構成される。第
１障壁層１３は、Ｎ形量子井戸１２の上に形成される。
障壁１３は、ＡｌＳｂなどのワイド・バンド・ギャプ材
料によって構成されるのが望ましく、好適実施例では約
３ナノメートルの厚さである。
被覆する形で形成される。好適実施例では、Ｎ形量子井
戸１２は厚さが約５〜１０ナノメートルで、インジウム
・ひ素（ＩｎＡｓ）などの材料によって構成される。第
１障壁層１３は、Ｎ形量子井戸１２の上に形成される。
障壁１３は、ＡｌＳｂなどのワイド・バンド・ギャプ材
料によって構成されるのが望ましく、好適実施例では約
３ナノメートルの厚さである。
【０００８】Ｐ形量子井戸１４は、ＡｌＳｂ障壁層１３
を被覆する形で形成される。好適実施例では、Ｐ形量子
井戸１４は５〜１０ナノメートルの範囲の厚さを有し、
アンチモン化ガリウム（ＧａＳｂ）によって構成され
る。このＰ形量子井戸は、第２障壁層１５によって被覆
され、この障壁層は、約３ナノメートルの厚さを有し、
ＡｌＳｂなどバンド・ギャップの広い材料によって構成
される。
を被覆する形で形成される。好適実施例では、Ｐ形量子
井戸１４は５〜１０ナノメートルの範囲の厚さを有し、
アンチモン化ガリウム（ＧａＳｂ）によって構成され
る。このＰ形量子井戸は、第２障壁層１５によって被覆
され、この障壁層は、約３ナノメートルの厚さを有し、
ＡｌＳｂなどバンド・ギャップの広い材料によって構成
される。
【０００９】第２Ｎ形量子井戸１６は、第２障壁層１５
を被覆する形で形成される。好適実施例では、Ｎ形量子
井戸１６は厚さが約５〜１０ナノメートルで、インジウ
ム・ひ素（ＩｎＡｓ）などの材料によって構成される。
キャップ層１８は、第２Ｎ形量子井戸１６の上に形成さ
れる。第３障壁１８も、ＡｌＳｂなどワイド・バンド・
ギャップ材料によって構成され、好適実施例では約１０
ナノメートルの厚さを有する。
を被覆する形で形成される。好適実施例では、Ｎ形量子
井戸１６は厚さが約５〜１０ナノメートルで、インジウ
ム・ひ素（ＩｎＡｓ）などの材料によって構成される。
キャップ層１８は、第２Ｎ形量子井戸１６の上に形成さ
れる。第３障壁１８も、ＡｌＳｂなどワイド・バンド・
ギャップ材料によって構成され、好適実施例では約１０
ナノメートルの厚さを有する。
【００１０】ゲート電極１７はキャップ１８の一部の上
に形成され、キャップ層１８に対してショットキー接点
を作る。Ｐ形量子井戸１４およびＮ形量子井戸１２，１
６は実質的にはドーピングされていないこと、また障壁
層の中には、電荷供給層を置く必要がないことに注意さ
れたい。電極２１，２６はゲート電極１７をはさんで両
側に対置する形で形成され、チャネル１２に対してソー
ス電極またはドレイン電極の働きをすることができる。
電極２２，２５はゲート電極１７をはさんで両側に対置
する形で形成され、チャネル１４に対してソース電極ま
たはドレイン電極の働きをすることができる。電極２
３，２４は、ゲート電極１７をはさんで両側に対置する
形で形成され、チャネル１６に対してソース電極または
ドレイン電極の働きをすることができる。電極２１〜２
６は表面部分２１ａ〜２６ａによって構成され、この表
面部分は導電率が高く、デバイスを、外部回路もしくは
集積回路（図示せず）に相互接続するのに用いる。電極
２１〜２６はまた拡散部分２１ｂ〜２６ｂによって構成
され、この拡散部分は、チャネル１２，１４，１６に対
して低抵抗結合を提供する。
に形成され、キャップ層１８に対してショットキー接点
を作る。Ｐ形量子井戸１４およびＮ形量子井戸１２，１
６は実質的にはドーピングされていないこと、また障壁
層の中には、電荷供給層を置く必要がないことに注意さ
れたい。電極２１，２６はゲート電極１７をはさんで両
側に対置する形で形成され、チャネル１２に対してソー
ス電極またはドレイン電極の働きをすることができる。
電極２２，２５はゲート電極１７をはさんで両側に対置
する形で形成され、チャネル１４に対してソース電極ま
たはドレイン電極の働きをすることができる。電極２
３，２４は、ゲート電極１７をはさんで両側に対置する
形で形成され、チャネル１６に対してソース電極または
ドレイン電極の働きをすることができる。電極２１〜２
６は表面部分２１ａ〜２６ａによって構成され、この表
面部分は導電率が高く、デバイスを、外部回路もしくは
集積回路（図示せず）に相互接続するのに用いる。電極
２１〜２６はまた拡散部分２１ｂ〜２６ｂによって構成
され、この拡散部分は、チャネル１２，１４，１６に対
して低抵抗結合を提供する。
【００１１】Ｐ形量子井戸１４およびＮ形量子井戸１
２，１６のために特定の材料を選択しているのは、図２
〜図５に示すように、セルフ・ドーピング（self-dopin
g ）を提供するには、Ｐ形量子井戸１４（？）は、Ｎ形
量子井戸１４の伝導帯エネルギーよりも大きな価電子帯
エネルギーを持つことが望ましいからである。
２，１６のために特定の材料を選択しているのは、図２
〜図５に示すように、セルフ・ドーピング（self-dopin
g ）を提供するには、Ｐ形量子井戸１４（？）は、Ｎ形
量子井戸１４の伝導帯エネルギーよりも大きな価電子帯
エネルギーを持つことが望ましいからである。
【００１２】伝導帯エネルギー（Ｅc ）および価電子帯
エネルギー（Ｅv ）を、図２〜図５のバンドギャップ・
ダイアグラムに示す。バンドギャップ・ダイアグラムに
おいて、縦軸は相対エネルギー（電子ボルト）を表し、
横軸は図１のデバイス構造の厚さまたは深さを表す。図
の左側はゲート電極側、右側は基板側である。
エネルギー（Ｅv ）を、図２〜図５のバンドギャップ・
ダイアグラムに示す。バンドギャップ・ダイアグラムに
おいて、縦軸は相対エネルギー（電子ボルト）を表し、
横軸は図１のデバイス構造の厚さまたは深さを表す。図
の左側はゲート電極側、右側は基板側である。
【００１３】Ｐ形量子井戸１４およびＮ形量子井戸１
２，１６は、障壁１１，１３，１５およびキャップ層１
８によって構成されるワイド・バンド・ギャップ・ホス
ト材料の中に形成される。第１正孔状態（εh14 ）の量
子化エネルギー準位は、Ｐ形量子井戸１４内の線で示
す。εh14 は、Ｐ形量子井戸１４の価電子帯エネルギー
よりやや低いエネルギー状態にある。εh14 の正確なエ
ネルギーは、Ｐ形量子井戸１４の厚さによって決定す
る。εhはＰ形量子井戸１４内の正孔に対する最小エネ
ルギーである。
２，１６は、障壁１１，１３，１５およびキャップ層１
８によって構成されるワイド・バンド・ギャップ・ホス
ト材料の中に形成される。第１正孔状態（εh14 ）の量
子化エネルギー準位は、Ｐ形量子井戸１４内の線で示
す。εh14 は、Ｐ形量子井戸１４の価電子帯エネルギー
よりやや低いエネルギー状態にある。εh14 の正確なエ
ネルギーは、Ｐ形量子井戸１４の厚さによって決定す
る。εhはＰ形量子井戸１４内の正孔に対する最小エネ
ルギーである。
【００１４】同様にεe12 およびεe16 は、それぞれＮ
形量子井戸１２，１６内の第１電子状態の量子化エネル
ギー準位を示す。εe12およびεe16は、Ｎ形量子井戸１
２，１６の伝導帯エネルギーよりやや上にあり、これも
Ｎ形量子井戸１２，１６の厚さによって決定する。Δε
は、Ｐ形量子井戸１４内のバルク価電子帯エネルギー
と、Ｎ形量子井戸１２，１６内のバルク伝導帯エネルギ
ーとの間のエネルギー差である。ＧａＳｂおよびＩｎＡ
ｓを量子井戸に用いる場合には、Δεは約０．１７５ｅ
Ｖとなる。
形量子井戸１２，１６内の第１電子状態の量子化エネル
ギー準位を示す。εe12およびεe16は、Ｎ形量子井戸１
２，１６の伝導帯エネルギーよりやや上にあり、これも
Ｎ形量子井戸１２，１６の厚さによって決定する。Δε
は、Ｐ形量子井戸１４内のバルク価電子帯エネルギー
と、Ｎ形量子井戸１２，１６内のバルク伝導帯エネルギ
ーとの間のエネルギー差である。ＧａＳｂおよびＩｎＡ
ｓを量子井戸に用いる場合には、Δεは約０．１７５ｅ
Ｖとなる。
【００１５】障壁１３，１５の厚さは、Ｎ形量子井戸１
２，１６内の電子波動関数と、Ｐ形量子井戸１４内の正
孔波動関数とがオーバーラップ可能なように設計されて
いる。すなわち、障壁１３は、電荷担体が２つの量子井
戸を結合できる程度に薄くなっている。εh14 はεe12
よりも高いエネルギー状態にあり、Ｐ形量子井戸１４の
価電子帯の電子は、Ｎ形量子井戸１２の方に移動する性
向を有する。これによって、Ｎ形量子井戸１２内に多く
の自由電子が生じ、またＰ形量子井戸１４内にこれと同
数の自由空孔が生じる。このため、εh14 がεe12 より
も大きい場合には、各量子井戸は電荷担体によって他方
の量子井戸をドーピングして、量子井戸が導通状態にな
るようにする。また図２は、負のゲート・バイアスが、
εh14をεe16 より小さくなるように強制して、Ｎチャ
ネル１６に実質的に電荷担体がなくなって、非導通状態
になるようにすることを示している。
２，１６内の電子波動関数と、Ｐ形量子井戸１４内の正
孔波動関数とがオーバーラップ可能なように設計されて
いる。すなわち、障壁１３は、電荷担体が２つの量子井
戸を結合できる程度に薄くなっている。εh14 はεe12
よりも高いエネルギー状態にあり、Ｐ形量子井戸１４の
価電子帯の電子は、Ｎ形量子井戸１２の方に移動する性
向を有する。これによって、Ｎ形量子井戸１２内に多く
の自由電子が生じ、またＰ形量子井戸１４内にこれと同
数の自由空孔が生じる。このため、εh14 がεe12 より
も大きい場合には、各量子井戸は電荷担体によって他方
の量子井戸をドーピングして、量子井戸が導通状態にな
るようにする。また図２は、負のゲート・バイアスが、
εh14をεe16 より小さくなるように強制して、Ｎチャ
ネル１６に実質的に電荷担体がなくなって、非導通状態
になるようにすることを示している。
【００１６】図３は、ゲート１７（図１）に正のゲート
・バイアスをかけたときのバンドギャップ・ダイアグラ
ムを示す。εh14 がεe16 よりも大きなエネルギー状態
の場合には、Ｐ形量子井戸１４の価電子帯内の電子は、
Ｎ形量子井戸１６の方に移動する性向を有する。これに
よって、Ｎ形量子井戸１６内に多くの自由電子、Ｐ形量
子井戸１４内に同数の自由空孔を生じる。このため、ε
h14 がεe16 より大きい場合には、各量子井戸は、電荷
担体によって他方の量子井戸をドーピングして、量子井
戸が導通状態になるようにする。図３はまた、正のゲー
ト・バイアスが、εh14 をεe12 より小さくなるように
強制して、Ｎチャネル１２に実質的に電荷担体がなくな
り、非導通状態になるようにすることを示している。
・バイアスをかけたときのバンドギャップ・ダイアグラ
ムを示す。εh14 がεe16 よりも大きなエネルギー状態
の場合には、Ｐ形量子井戸１４の価電子帯内の電子は、
Ｎ形量子井戸１６の方に移動する性向を有する。これに
よって、Ｎ形量子井戸１６内に多くの自由電子、Ｐ形量
子井戸１４内に同数の自由空孔を生じる。このため、ε
h14 がεe16 より大きい場合には、各量子井戸は、電荷
担体によって他方の量子井戸をドーピングして、量子井
戸が導通状態になるようにする。図３はまた、正のゲー
ト・バイアスが、εh14 をεe12 より小さくなるように
強制して、Ｎチャネル１２に実質的に電荷担体がなくな
り、非導通状態になるようにすることを示している。
【００１７】図４に示すように、（図１に示す）ゲート
１７によってかけられるバイアスがないと、Ｐ形量子井
戸１４およびＮ形量子井戸１２，１６はともにドーピン
グされず、非導通状態になる。しかしながら図２および
図３に示すように、バイアスがかけられると、Ｐ形量子
井戸１４およびＮ形量子井戸１２，１６はともにドーピ
ングされ、導通状態になる。注意すべき重要なことは、
Ｎ形量子井戸１２，１６およびＰ形量子井戸１４は互い
にセルフ・ドーピングしているが、３つのチャネルは電
気的に分離されたままになることである。Ｎチャネル１
２または１６で伝導される電荷は、Ｐチャネル１４まで
達することはない。障壁１３，１５は電気的分離を保っ
て、Ｐ形デバイスがＮ形デバイスと独立して動作するよ
うにする。
１７によってかけられるバイアスがないと、Ｐ形量子井
戸１４およびＮ形量子井戸１２，１６はともにドーピン
グされず、非導通状態になる。しかしながら図２および
図３に示すように、バイアスがかけられると、Ｐ形量子
井戸１４およびＮ形量子井戸１２，１６はともにドーピ
ングされ、導通状態になる。注意すべき重要なことは、
Ｎ形量子井戸１２，１６およびＰ形量子井戸１４は互い
にセルフ・ドーピングしているが、３つのチャネルは電
気的に分離されたままになることである。Ｎチャネル１
２または１６で伝導される電荷は、Ｐチャネル１４まで
達することはない。障壁１３，１５は電気的分離を保っ
て、Ｐ形デバイスがＮ形デバイスと独立して動作するよ
うにする。
【００１８】上述したように、εe12 ，εe16 およびε
h14 は、量子井戸の厚さによって変化する。Ｐ形量子井
戸１４が薄くなるにつれ、εh14 はＥV から次第にかい
離する。同様に量子井戸１２，１６が薄くなるにつれ、
εe12 およびεe16 はＥC からますますかい離する。図
１に示すセルフ・ドーピング構造のこのような側面を利
用すれば、空乏形とエンハンスメント形の両方の特性を
備えたＨＦＥＴ構造を作ることができる。
h14 は、量子井戸の厚さによって変化する。Ｐ形量子井
戸１４が薄くなるにつれ、εh14 はＥV から次第にかい
離する。同様に量子井戸１２，１６が薄くなるにつれ、
εe12 およびεe16 はＥC からますますかい離する。図
１に示すセルフ・ドーピング構造のこのような側面を利
用すれば、空乏形とエンハンスメント形の両方の特性を
備えたＨＦＥＴ構造を作ることができる。
【００１９】図１に示すセルフ・ドーピング構造のいく
つかの特徴に注意されたい。第１にセルフ・ドーピング
が同時に行われる。すなわち、ＮチャネルおよびＰチャ
ネルは、移動電荷によって同時に同じ程度まで能動化さ
れる。第２に、使用する材料の性質およびセルフ・ドー
ピング工程の結果、大量の電荷担体が井戸間を移動し、
セルフ・ドーピングが生じた場合に、電荷担体の濃度が
各量子井戸内で非常に高くなって、これに応じて導電率
が高くなるようにする。また量子井戸１２，１４，１６
は実質的に不純物が存在せず、このためその固有の移動
度にきわめて近くなる。また、従来のドープ量子井戸と
異なり、εh14 がεe12 およびεe16 より小さい場合、
電荷担体は単に量子井戸のいずれにも存在し得ない。こ
れは、εh14 ，εe12 およびεe16 の間に、禁制帯エネ
ルギー・ギャップが存在するからである。この禁制帯エ
ネルギー・ギャップは、チャネルが非導通状態にある場
合に、驚くほど低い漏洩を生じることが予想される。
つかの特徴に注意されたい。第１にセルフ・ドーピング
が同時に行われる。すなわち、ＮチャネルおよびＰチャ
ネルは、移動電荷によって同時に同じ程度まで能動化さ
れる。第２に、使用する材料の性質およびセルフ・ドー
ピング工程の結果、大量の電荷担体が井戸間を移動し、
セルフ・ドーピングが生じた場合に、電荷担体の濃度が
各量子井戸内で非常に高くなって、これに応じて導電率
が高くなるようにする。また量子井戸１２，１４，１６
は実質的に不純物が存在せず、このためその固有の移動
度にきわめて近くなる。また、従来のドープ量子井戸と
異なり、εh14 がεe12 およびεe16 より小さい場合、
電荷担体は単に量子井戸のいずれにも存在し得ない。こ
れは、εh14 ，εe12 およびεe16 の間に、禁制帯エネ
ルギー・ギャップが存在するからである。この禁制帯エ
ネルギー・ギャップは、チャネルが非導通状態にある場
合に、驚くほど低い漏洩を生じることが予想される。
【００２０】図５は、本発明に基づく多機能電解効果ト
ランジスタ構造の第１実施例を示す。図５の単純化した
回路図は、図１に示すデバイスをどのように結合して、
各ドレイン電極が一意の論理機能を提供しているかを示
している。説明を単純で分かりやすくするために、この
回路は、正の電源ＶDDを使用するものとして示してい
る。図５の論理回路は、論理「低」を示すのに負電圧
を、論理「高」を示すのに同じ大きさの正電圧を使用す
るが、単一電源を使用して動作する同様の回路を設計す
ることも可能である。
ランジスタ構造の第１実施例を示す。図５の単純化した
回路図は、図１に示すデバイスをどのように結合して、
各ドレイン電極が一意の論理機能を提供しているかを示
している。説明を単純で分かりやすくするために、この
回路は、正の電源ＶDDを使用するものとして示してい
る。図５の論理回路は、論理「低」を示すのに負電圧
を、論理「高」を示すのに同じ大きさの正電圧を使用す
るが、単一電源を使用して動作する同様の回路を設計す
ることも可能である。
【００２１】入力Ａは、抵抗３７を介してゲート電極１
７に結合されている。入力Ｂは、抵抗３８を介してゲー
ト電極１７に結合されている。このため、ゲート電極１
７には３つの電位状態が存在する：両方の入力が高い場
合には論理高、両方の入力が低い場合には論理低、一つ
の入力が論理高でもう一つの入力が論理低の場合にはゼ
ロである。ドレイン電極２４，２５，２６はそれぞれ抵
抗３４，３５，３６を介してＶDDに結合されている。抵
抗３４，３５，３６の値は、各チャネルを流れる電流を
ほぼ等しくするように選択する。ソース電極２１，２
２，２３はそれぞれＶEEに直接接続されている。ＶEEは
ＶDDと極性が反対の電源であり、個々の適用で決定され
る大きさを有する。
７に結合されている。入力Ｂは、抵抗３８を介してゲー
ト電極１７に結合されている。このため、ゲート電極１
７には３つの電位状態が存在する：両方の入力が高い場
合には論理高、両方の入力が低い場合には論理低、一つ
の入力が論理高でもう一つの入力が論理低の場合にはゼ
ロである。ドレイン電極２４，２５，２６はそれぞれ抵
抗３４，３５，３６を介してＶDDに結合されている。抵
抗３４，３５，３６の値は、各チャネルを流れる電流を
ほぼ等しくするように選択する。ソース電極２１，２
２，２３はそれぞれＶEEに直接接続されている。ＶEEは
ＶDDと極性が反対の電源であり、個々の適用で決定され
る大きさを有する。
【００２２】Ｎ１と称される第１出力は、ドレイン電極
２６からとられる。出力Ｎ１は、（図１に示す）第１Ｎ
チャネル１２内を流れる電流によって制御する。Ｎ２と
称される第２出力は、ドレイン電極２４からとられる。
出力Ｎ２は、（図１に示す）第２Ｎチャネル１６内を流
れる電流によって制御する。同様にＰ１と称される第３
出力は、ドレイン電極２５からとられるもので、Ｐチャ
ネル１４内を流れる電流によって制御する。
２６からとられる。出力Ｎ１は、（図１に示す）第１Ｎ
チャネル１２内を流れる電流によって制御する。Ｎ２と
称される第２出力は、ドレイン電極２４からとられる。
出力Ｎ２は、（図１に示す）第２Ｎチャネル１６内を流
れる電流によって制御する。同様にＰ１と称される第３
出力は、ドレイン電極２５からとられるもので、Ｐチャ
ネル１４内を流れる電流によって制御する。
【００２３】ゲート電極１７が論理低をとるとその結
果、Ｎチャネル１６はオフになり、Ｐチャネル１４およ
びＮチャネル１２は導通状態になる。ゲート電極１７が
論理高をとるとその結果、Ｎチャネル１６およびＰチャ
ネル１４は導通状態になり、Ｎチャネル１２は非導通状
態になる。ゲート電極１７がゼロ・ポテンシャルをとる
とその結果、３つのチャネルすべてが非導通状態にな
る。表１は、図５に示す単一デバイス回路の結果の関数
を示す真理表である。
果、Ｎチャネル１６はオフになり、Ｐチャネル１４およ
びＮチャネル１２は導通状態になる。ゲート電極１７が
論理高をとるとその結果、Ｎチャネル１６およびＰチャ
ネル１４は導通状態になり、Ｎチャネル１２は非導通状
態になる。ゲート電極１７がゼロ・ポテンシャルをとる
とその結果、３つのチャネルすべてが非導通状態にな
る。表１は、図５に示す単一デバイス回路の結果の関数
を示す真理表である。
【００２４】
【表１】 Ａ Ｂ Ｎ１（ＯＲ） Ｐ１（ＸＯＲ） Ｎ２（ＮＡＮＤ） 低 低 低 低 高 低 高 高 高 高 高 低 高 高 高 高 高 高 低 低 表１を見ると、本発明に基づく単一デバイスが、３つの
有用な論理機能を提供し、複雑な論理機能を実行するの
に必要な能動デバイスの数を大幅に削減していることが
明かである。また本発明に基づく多機能トランジスタの
３つのチャネルが電気的に独立しているので、この３つ
の論理機能を相互接続して、他の論理機能を提供するこ
とも可能である。
有用な論理機能を提供し、複雑な論理機能を実行するの
に必要な能動デバイスの数を大幅に削減していることが
明かである。また本発明に基づく多機能トランジスタの
３つのチャネルが電気的に独立しているので、この３つ
の論理機能を相互接続して、他の論理機能を提供するこ
とも可能である。
【００２５】図６は、相補的論理構造の最小デバイス形
状を実現する、本発明のもう一つの有用な実施例を示
す。この実施例では、（図１に示す）Ｐチャネル１４
は、Ｎチャネル１２，１６のドーピングを行うためにの
み用いている。ソース電極２１は正の電源（Ｖ+ で示
す）に結合されている。ドレイン電極２６はドレイン電
極２４および出力３８に結合されている。ソース電極２
３は大地電位または負の電源に結合されている。
状を実現する、本発明のもう一つの有用な実施例を示
す。この実施例では、（図１に示す）Ｐチャネル１４
は、Ｎチャネル１２，１６のドーピングを行うためにの
み用いている。ソース電極２１は正の電源（Ｖ+ で示
す）に結合されている。ドレイン電極２６はドレイン電
極２４および出力３８に結合されている。ソース電極２
３は大地電位または負の電源に結合されている。
【００２６】演算中、ゲート電極１７が論理高をとる
と、Ｎチャネル１６が導通状態になり、その結果、出力
３８に論理低が現れる。同様に、ゲート電極１７が論理
低をとると、Ｎチャネル１２が導通状態になり、その結
果、出力３８に論理高が現れる。このため、図６に示す
実施例は、本発明に基づく単一多機能デバイスを用いた
相補的インバータを提供する。ＣＭＯＳデバイスと同
様、図６に示す回路のみがスイッチング中に大きな電力
を消費する。しかしながら従来のＣＭＯＳデバイスと異
なり、スイッチングの高速化が予想され、使用する材料
の移動度も従来のＣＭＯＳデバイスに比べて高くなる。
と、Ｎチャネル１６が導通状態になり、その結果、出力
３８に論理低が現れる。同様に、ゲート電極１７が論理
低をとると、Ｎチャネル１２が導通状態になり、その結
果、出力３８に論理高が現れる。このため、図６に示す
実施例は、本発明に基づく単一多機能デバイスを用いた
相補的インバータを提供する。ＣＭＯＳデバイスと同
様、図６に示す回路のみがスイッチング中に大きな電力
を消費する。しかしながら従来のＣＭＯＳデバイスと異
なり、スイッチングの高速化が予想され、使用する材料
の移動度も従来のＣＭＯＳデバイスに比べて高くなる。
【００２７】図６に示す実施例は、以前、単一ＨＦＥＴ
デバイスのために必要であったスペース内に、結合され
た相補的ＨＦＥＴデバイスの一対が、本発明に基づく構
造を使用して形成できることを示している。ドレイン／
ソース電極は、ドレイン／ソース領域と接する形で選択
的に形成され、デバイスを相互接続するのに用いること
ができる。これに代わる方法として、従来の集積回路で
しばしば行われているように、電極を使用せずに各デバ
イスを内部結合してもよい。
デバイスのために必要であったスペース内に、結合され
た相補的ＨＦＥＴデバイスの一対が、本発明に基づく構
造を使用して形成できることを示している。ドレイン／
ソース電極は、ドレイン／ソース領域と接する形で選択
的に形成され、デバイスを相互接続するのに用いること
ができる。これに代わる方法として、従来の集積回路で
しばしば行われているように、電極を使用せずに各デバ
イスを内部結合してもよい。
【００２８】以上から、性能が改良されたセルフ・ドー
プ多機能半導体デバイスが提供されることが認められよ
う。本発明に基づく多機能デバイスは、優れた材料をＨ
ＦＥＴ技術に最適に使用できるようにするとともに、高
いパッキング密度を得るための効率的な形状を可能にす
る。また本発明に基づくＨＦＥＴは、今までは不可能で
あった方法で結合されたＰ形デバイスおよびＮ形電圧を
提供して、以前可能であった水準よりも少ないデバイ
ス、簡単な回路で複雑な論理機能を実行できるようにし
ている。
プ多機能半導体デバイスが提供されることが認められよ
う。本発明に基づく多機能デバイスは、優れた材料をＨ
ＦＥＴ技術に最適に使用できるようにするとともに、高
いパッキング密度を得るための効率的な形状を可能にす
る。また本発明に基づくＨＦＥＴは、今までは不可能で
あった方法で結合されたＰ形デバイスおよびＮ形電圧を
提供して、以前可能であった水準よりも少ないデバイ
ス、簡単な回路で複雑な論理機能を実行できるようにし
ている。
【図１】本発明に基づく多機能半導体デバイスの一部の
断面図をごく単純化して示す。
断面図をごく単純化して示す。
【図２】第１のゲート・バイアスをかけた状態での図１
の構造のバンド・ダイアグラム（band diagram）を示
す。
の構造のバンド・ダイアグラム（band diagram）を示
す。
【図３】第２のゲート・バイアスをかけた状態での図１
の構造のバンド・ダイアグラムを示す。
の構造のバンド・ダイアグラムを示す。
【図４】ゲート・バイアスをかけていない状態での図１
の構造のバンド・ダイアグラムを示す。
の構造のバンド・ダイアグラムを示す。
【図５】本発明に基づく相補的電解効果トランジスタの
第１実施例を示す。
第１実施例を示す。
【図６】本発明に基づく多機能トランジスタの第２実施
例を示す。
例を示す。
１０ 結晶基板 １１ バッファ層 １２ 第１Ｎ形量子井戸 １３ 第１障壁層 １４ Ｐ形量子井戸 １５ 第２障壁層 １６ 第２Ｎ形量子井戸 １７ ゲート電極１７ １８ キャップ層 ２１，２２，２３ ソース電極 ２４，２５，２６ ドレイン電極 ３４，３５，３６，３７，３８ 抵抗
フロントページの続き (72)発明者 エックス・セオドア・ズー アメリカ合衆国アリゾナ州チャンドラー、 エヌ・コングレス・ドライブ1351
Claims (4)
- 【請求項１】 多機能半導体デバイスであって、前記デ
バイスは：上部表面を有する多層半導体基板（１０〜１
６，１８）；前記上部表面の上に形成されたゲート電極
（１７）；前記ゲート電極（１７）の下にある第１チャ
ネル（１６）、前記第１チャネル（１６）に結合された
第１ソース電極（２３）、および前記第１チャネルに結
合された第１ドレイン電極（２４）を有する第１電解効
果トランジスタ（ＦＥＴ）であって、前記第１チャネル
（１６）は、前記ゲート電極（１７）の下にあって分離
されて隔てられており、前記第１ドレイン電極（２４）
および前記第１ソース電極（２３）は前記ゲート電極
（１７）をはさんで両側に対置して形成されている第１
電解効果トランジスタ（ＦＥＴ）；前記第１チャネル
（１６）の下にある第２チャネル（１４）、前記第２チ
ャネル（１４）に結合された第２ソース電極（２２）、
および前記第２チャネル（１４）に結合された第２ドレ
イン電極（２５）を有する第２ＦＥＴであって、前記第
２チャネル（１４）は前記第１チャネル（１６）の下に
あって分離されて隔てられており、前記第２ドレイン電
極（２５）および前記第２ソース電極（２２）は前記ゲ
ート電極（１７）をはさんで両側に対置して形成されて
いる第２ＦＥＴ；および前記第２チャネル（１４）の下
にある第３チャネル（１２）、前記第３チャネル（１
２）に結合された第３ソース電極（２１）、および前記
第３チャネル（１２）に結合された第３ドレイン電極
（２６）を有する第３ＦＥＴであって、前記第３チャネ
ル（１２）は前記第２チャネル（１４）の下にあって分
離されて隔てられており、前記第３ドレイン電極（２
６）および前記第３ソース電極（２１）は前記ゲート電
極（１７）をはさんで両側に対置して形成されることを
特徴とし、また前記第１チャネル（１６）はエネルギー
Ｅe1を持つ第１量子化電子状態を有し、前記第３チャネ
ル（１２）はエネルギーＥe2を持つ第１量子化電子状態
を有し、また前記第２チャネル（１４）はεh を持つ第
１量子化正孔状態を有して、ゼロ・バイアスが前記ゲー
ト電極にかけられた場合に、Ｅe1＞εh およびＥe2＞ε
h となることを特徴とする第３ＦＥＴ；によって構成さ
れることを特徴とする多機能半導体デバイス。 - 【請求項２】 前記ゲート電極（１７）に所定の正バイ
アスがかけられる場合に、Ｅe1＜εh およびＥe2＞εh
になることを特徴とする請求項１記載の多機能半導体デ
バイス。 - 【請求項３】 前記ゲート電極（１７）に所定の負バイ
アスがかけられる場合に、Ｅe1＞εh およびＥe2＜εh
になることを特徴とする請求項２記載の多機能半導体デ
バイス。 - 【請求項４】 多機能半導体デバイスであって、前記デ
バイスは：積層半導体デバイスをその上に形成できる基
板（１０）；前記基板を被覆するワイド・バンドギャッ
プ・バッファ層（１１）；前記バッファ層（１１）の一
部の上に形成される第１導電率タイプの第１チャネル領
域（１２）；前記第１チャネル（１２）を被覆する第１
障壁層（１３）；前記第１障壁層（１３）を被覆する第
２導電率タイプの第２チャネル領域（１４）；前記第２
チャネル（１４）を被覆する第２障壁層（１５）；前記
第２障壁層（１５）を被覆する前記第１導電率タイプの
第３チャネル領域（１６）；前記第３チャネル（１６）
を被覆するワイド・バンドギャップ・キャップ層（１
８）；前記第１，第２および第３チャネル（１２，１
４，１６）の上に形成されており、前記キャップ層（１
８）によって前記第３チャネル（１６）から分離されて
隔てられているゲート電極（１７）であって、前記第
１，第２および第３チャネル（１２，１４，１６）はそ
れぞれ前記ゲート電極（１７）の一方の側に第１端部
を、前記ゲート電極（１７）のもう一方の側に第２端部
を有するゲート電極（１７）；前記第１チャネル（１
２）の前記第１端部に結合された第１ソース電極（２
１）；前記第１チャネル（１２）の前記第２端部に結合
された第１ドレイン電極（２６）；前記第２チャネル
（１４）の前記第１端部に結合された第２ソース電極
（２２）；前記第２チャネル（１４）の前記第２端部に
結合された第２ドレイン電極（２５）；前記第３チャネ
ル（１６）の前記第１端部に結合された第３ソース電極
（２３）；および前記第３チャネル（１６）の前記第２
端部に結合された第３ドレイン電極（２４）；によって
構成されることを特徴とする多機能半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US89530592A | 1992-06-08 | 1992-06-08 | |
| US895305 | 1992-06-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697461A true JPH0697461A (ja) | 1994-04-08 |
Family
ID=25404303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5154570A Pending JPH0697461A (ja) | 1992-06-08 | 1993-06-02 | 多機能半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697461A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260177A (ja) * | 1999-03-11 | 2000-09-22 | Toshiba Corp | メモリカセットのラック装置 |
| JP2023504479A (ja) * | 2019-12-05 | 2023-02-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | キャパシタレスｄｒａｍセル |
| JP2023539482A (ja) * | 2020-08-24 | 2023-09-14 | ダブリュ．テイラー ジェフ | 半導体集積回路及びその製造方法 |
| JP2025528608A (ja) * | 2022-11-04 | 2025-08-28 | 三菱電機株式会社 | 分極方向が変更可能な半導体デバイス |
-
1993
- 1993-06-02 JP JP5154570A patent/JPH0697461A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260177A (ja) * | 1999-03-11 | 2000-09-22 | Toshiba Corp | メモリカセットのラック装置 |
| JP2023504479A (ja) * | 2019-12-05 | 2023-02-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | キャパシタレスｄｒａｍセル |
| JP2023539482A (ja) * | 2020-08-24 | 2023-09-14 | ダブリュ．テイラー ジェフ | 半導体集積回路及びその製造方法 |
| JP2025528608A (ja) * | 2022-11-04 | 2025-08-28 | 三菱電機株式会社 | 分極方向が変更可能な半導体デバイス |
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