JPH0559457B2 - - Google Patents
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- JPH0559457B2 JPH0559457B2 JP61281504A JP28150486A JPH0559457B2 JP H0559457 B2 JPH0559457 B2 JP H0559457B2 JP 61281504 A JP61281504 A JP 61281504A JP 28150486 A JP28150486 A JP 28150486A JP H0559457 B2 JPH0559457 B2 JP H0559457B2
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- signal
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- external
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、通常のコンピユータシステムを１
チツプにまとめたシングルチツププロセツサ内蔵
の記憶素子と、別個に設けた外部記憶素子とを切
換えるマイクロプロセツサの周辺回路に関するも
のである。
チツプにまとめたシングルチツププロセツサ内蔵
の記憶素子と、別個に設けた外部記憶素子とを切
換えるマイクロプロセツサの周辺回路に関するも
のである。
［従来の技術］
シングルチツププロセツサを適用したマイクロ
コンピユータシステムとしては、一般に、第４
図、第５図に示すものがある。
コンピユータシステムとしては、一般に、第４
図、第５図に示すものがある。
第４図及び第５図は従来のマイクロプロセツサ
の周辺回路を示す回路図である。
の周辺回路を示す回路図である。
第４図に示されたシングルチツププロセツサ１
は、プログラムが既に書き込まれたROM，
RAM、タイマ回路、及びＩ／Ｏポート等が内蔵
されているため、この型のシングルチツププロセ
ツサ１をマイクロコンピユータシステムに適用し
た場合、外部周辺素子は一切不要である。外部周
辺素子が不要であることから、シングルチツププ
ロセツサ１の各ピンのポートＰ０〜Ｐ２は全て入
力ポートまたは出力ラツチ付ポートとして利用で
き、システム実装スペースに関して最も効率の良
い構成となる。
は、プログラムが既に書き込まれたROM，
RAM、タイマ回路、及びＩ／Ｏポート等が内蔵
されているため、この型のシングルチツププロセ
ツサ１をマイクロコンピユータシステムに適用し
た場合、外部周辺素子は一切不要である。外部周
辺素子が不要であることから、シングルチツププ
ロセツサ１の各ピンのポートＰ０〜Ｐ２は全て入
力ポートまたは出力ラツチ付ポートとして利用で
き、システム実装スペースに関して最も効率の良
い構成となる。
一方、第５図はシングルチツププロセツサ１の
プログラムメモリとして外部記憶素子を使用した
場合のマイクロコンピユータシステムである。
プログラムメモリとして外部記憶素子を使用した
場合のマイクロコンピユータシステムである。
図において、１はシングルチツププロセツサ
（例えば、インテルバージヨンの8396等）、６，７
はデータラツチ（以降、単に『Ｄ−Latch』と称
する）、８，９はプログラムを記憶された記憶素
子（例えば、ROM）、１０は外部回路との入出
力用インターフエース素子であるＩ／Ｏポートで
ある。
（例えば、インテルバージヨンの8396等）、６，７
はデータラツチ（以降、単に『Ｄ−Latch』と称
する）、８，９はプログラムを記憶された記憶素
子（例えば、ROM）、１０は外部回路との入出
力用インターフエース素子であるＩ／Ｏポートで
ある。
前記構成のマイクロコンピユータシステムにお
いて、シングルチツププロセツサ１はピンの使用
効率を良くするため、シングルチツププロセツサ
１よりのアドレス信号とデータ信号を１つのポー
トより時分割で交互に外部のROM８，９へ入出
力する。それには、シングルチツププロセツサ１
より出力されたアドレス信号は、シングルチツプ
プロセツサ１のALE（Address Latch Enable）
信号に同期してＤ−Latchに保持されてROM８，
９のアドレス指定を行い、次の時間周期には指定
アドレスより読み出されたプログラムをシングル
チツププロセツサ１へ入力するか、Ｉ／Ｏポート
１０を介して外部へ出力する。
いて、シングルチツププロセツサ１はピンの使用
効率を良くするため、シングルチツププロセツサ
１よりのアドレス信号とデータ信号を１つのポー
トより時分割で交互に外部のROM８，９へ入出
力する。それには、シングルチツププロセツサ１
より出力されたアドレス信号は、シングルチツプ
プロセツサ１のALE（Address Latch Enable）
信号に同期してＤ−Latchに保持されてROM８，
９のアドレス指定を行い、次の時間周期には指定
アドレスより読み出されたプログラムをシングル
チツププロセツサ１へ入力するか、Ｉ／Ｏポート
１０を介して外部へ出力する。
［発明が解決しようとする問題点］
シングルチツププロセツサ１を使用した従来の
マイクロコンピユータシステムは、このように構
成されているので、例えば、マスクROM内蔵の
シングルチツププロセツサ１をコンピユータシス
テムに適用した場合は、プログラムの変更は不可
能である。また、外部ROMを使用し得るシング
ルチツププロセツサ１をコンピユータシステムに
適用した場合は、ROMの選択の仕方でプログラ
ムの変更は容易となるが、外部素子の付加により
全体の構成素子数が多くなると共にシングルチツ
ププロセツサ１の各ポートをプログラムメモリの
アドレスまたはデータ入出力のみに使用したた
め、Ｉ／Ｏポート機能をシングルチツププロセツ
サの外部に構築せざるを得ない。
マイクロコンピユータシステムは、このように構
成されているので、例えば、マスクROM内蔵の
シングルチツププロセツサ１をコンピユータシス
テムに適用した場合は、プログラムの変更は不可
能である。また、外部ROMを使用し得るシング
ルチツププロセツサ１をコンピユータシステムに
適用した場合は、ROMの選択の仕方でプログラ
ムの変更は容易となるが、外部素子の付加により
全体の構成素子数が多くなると共にシングルチツ
ププロセツサ１の各ポートをプログラムメモリの
アドレスまたはデータ入出力のみに使用したた
め、Ｉ／Ｏポート機能をシングルチツププロセツ
サの外部に構築せざるを得ない。
この発明はこのような問題点を解消するために
なされたもので、マスクROM内蔵のシングルチ
ツププロセツサをマイクロコンピユータシステム
の基本とし、必要に応じてこのシングルチツププ
ロセツサを、プログラム変更可能なROMを備え
たマイクロコンピユータシステムの基板へ切換え
可能なマイクロプロセツサの周辺回路を得ること
を課題とする。
なされたもので、マスクROM内蔵のシングルチ
ツププロセツサをマイクロコンピユータシステム
の基本とし、必要に応じてこのシングルチツププ
ロセツサを、プログラム変更可能なROMを備え
たマイクロコンピユータシステムの基板へ切換え
可能なマイクロプロセツサの周辺回路を得ること
を課題とする。
［問題点を解決するための手段］
この発明に係るマイクロプロセツサの周辺回路
は、基本的なコンピユータシステムを１チツプに
収めたシングルチツププロセツサ内蔵の記憶素子
に対するアドレス信号とデータ信号を時分割で交
互に入出力する入出力ポートに、ポート入出力を
導通遮断制御する信号遮断回路を接続すると共
に、前記信号遮断回路への制御信号と信号遮断回
路の入出力側の信号線及び前記記憶素子に対する
制御信号を外部記憶回路へ導出する外部信号導出
手段を備え、前記外部記憶回路を前記外部信号導
入手段への結合時には、前記信号遮断回路により
前記シングルチツププロセツサのアドレスとデー
タの時分割出力信号線が遮断されてシングルチツ
ププロセツサは外部記憶素子選択に切り換り、前
記外部記憶素子内蔵のプログラムを読み出し実行
するものである。
は、基本的なコンピユータシステムを１チツプに
収めたシングルチツププロセツサ内蔵の記憶素子
に対するアドレス信号とデータ信号を時分割で交
互に入出力する入出力ポートに、ポート入出力を
導通遮断制御する信号遮断回路を接続すると共
に、前記信号遮断回路への制御信号と信号遮断回
路の入出力側の信号線及び前記記憶素子に対する
制御信号を外部記憶回路へ導出する外部信号導出
手段を備え、前記外部記憶回路を前記外部信号導
入手段への結合時には、前記信号遮断回路により
前記シングルチツププロセツサのアドレスとデー
タの時分割出力信号線が遮断されてシングルチツ
ププロセツサは外部記憶素子選択に切り換り、前
記外部記憶素子内蔵のプログラムを読み出し実行
するものである。
［作用］
この発明におけるマイクロプロセツサの周辺回
路は、シングルチツププロセツサ内蔵の記憶素子
の選択時には前記信号遮断回路を導通することに
より、外部の信号を入出力するポートとして使用
できる。ポートを介して時分割で入出力される。
一方、シングルチツププロセツサを別のプムグラ
ムにより動作させるときは、外部信号導出手段に
前記別のプログラムを記憶させた外部記憶回路を
接続して外部記憶素子よりプロセツサへプログラ
ムが読み込まれるようにする。しだがつて、外部
記憶素子の接続により使用されるポートは、新た
なＩ／Ｏ素子により補うことで外部の入出力信号
を変更することなく、シングルチツププロセツサ
は内蔵記憶素子のプログラムとは別のプログラム
に対応できる。
路は、シングルチツププロセツサ内蔵の記憶素子
の選択時には前記信号遮断回路を導通することに
より、外部の信号を入出力するポートとして使用
できる。ポートを介して時分割で入出力される。
一方、シングルチツププロセツサを別のプムグラ
ムにより動作させるときは、外部信号導出手段に
前記別のプログラムを記憶させた外部記憶回路を
接続して外部記憶素子よりプロセツサへプログラ
ムが読み込まれるようにする。しだがつて、外部
記憶素子の接続により使用されるポートは、新た
なＩ／Ｏ素子により補うことで外部の入出力信号
を変更することなく、シングルチツププロセツサ
は内蔵記憶素子のプログラムとは別のプログラム
に対応できる。
［実施例］
以下、この発明の一実施例について説明する。
第１図はこの発明の一実施例によるマイクロプ
ロセツサの周辺回路を示す回路図であり、また、
第２図は第１図の回路に接続する周辺回路を示す
回路図、第３図はその他の実施例を示す回路図で
ある。
ロセツサの周辺回路を示す回路図であり、また、
第２図は第１図の回路に接続する周辺回路を示す
回路図、第３図はその他の実施例を示す回路図で
ある。
第１図において、１はシングルチツプ型のマイ
クロプロセツサ（例えば、8396等）で、所定のプ
ログラムを書き込んだROM，RAM、カウンタ、
Ｉ／Ｏポートを内蔵している。２，３は論理の”
１”，”０”及び出力インピーダンス無限大を有す
る３−stateバツフアで、このイネーブル信号ラ
インが、入力に使用されているか、出力に使用さ
れているかによつてバツフアの方向を決めてお
く。４は周辺回路を接続するコネクタである。
クロプロセツサ（例えば、8396等）で、所定のプ
ログラムを書き込んだROM，RAM、カウンタ、
Ｉ／Ｏポートを内蔵している。２，３は論理の”
１”，”０”及び出力インピーダンス無限大を有す
る３−stateバツフアで、このイネーブル信号ラ
インが、入力に使用されているか、出力に使用さ
れているかによつてバツフアの方向を決めてお
く。４は周辺回路を接続するコネクタである。
第２図において、５は第１図のコネクタ４と接
続されるコネクタ、６，７はアドレスを保持する
Ｄ−Latch、８，９はプログラムメモリを書き込
んだROM，１０はＩ／Ｏポートである。第１図
の回路と第２図の回路は、マイクロプロセツサ側
のコネクタ４と周辺回路側のコネクタ５により接
続可能である。コネクタ５により接続されている
信号は、３−stateバツフア２，３の入力側と出
力側の信号及びアドレス出力時に同期して出力さ
れるALE信号、データの読み込み、書き出し時
のタイミング信号、マイクロプロセツサ１のプロ
グラムメモリとしてプロセツサ内部のメモリを選
択するか、外部記憶素子を選択するかを決定する
EA信号、及び３−stateバツフア２，３の出力イ
ンピーダンス無限大を選択する信号である。
続されるコネクタ、６，７はアドレスを保持する
Ｄ−Latch、８，９はプログラムメモリを書き込
んだROM，１０はＩ／Ｏポートである。第１図
の回路と第２図の回路は、マイクロプロセツサ側
のコネクタ４と周辺回路側のコネクタ５により接
続可能である。コネクタ５により接続されている
信号は、３−stateバツフア２，３の入力側と出
力側の信号及びアドレス出力時に同期して出力さ
れるALE信号、データの読み込み、書き出し時
のタイミング信号、マイクロプロセツサ１のプロ
グラムメモリとしてプロセツサ内部のメモリを選
択するか、外部記憶素子を選択するかを決定する
EA信号、及び３−stateバツフア２，３の出力イ
ンピーダンス無限大を選択する信号である。
次に、このような構成に基づいた本実施例の動
作について説明する。
作について説明する。
先ず、マイクロプロセツサ１側のコネクタ４を
オープン状態とした場合の第１図における単独回
路の動作を説明する。
オープン状態とした場合の第１図における単独回
路の動作を説明する。
このような場合、プログラムメモリは、マイク
ロプロセツサ１に内蔵のメモリ、多くはマスク
ROMを選択するように、EA信号ピンに抵抗１
１を介して一定電位をかけマイクロプロセツサ１
にセツトしておく。また、３−stateバツフア２，
３についても出力が入力に応じて変わる導通状態
になるように、選択ピンに抵抗１２を介して電位
をセツトしておく。
ロプロセツサ１に内蔵のメモリ、多くはマスク
ROMを選択するように、EA信号ピンに抵抗１
１を介して一定電位をかけマイクロプロセツサ１
にセツトしておく。また、３−stateバツフア２，
３についても出力が入力に応じて変わる導通状態
になるように、選択ピンに抵抗１２を介して電位
をセツトしておく。
このようにしておくことによりマイクロプロセ
ツサ１は、内蔵のマスクROMに書かれたプログ
ラムに従つて動作し、全ポートＰ０，Ｐ１，Ｐ２
が出力或いは入力のためのＩ／Ｏポートとして動
作する。
ツサ１は、内蔵のマスクROMに書かれたプログ
ラムに従つて動作し、全ポートＰ０，Ｐ１，Ｐ２
が出力或いは入力のためのＩ／Ｏポートとして動
作する。
次に、マイクロプロセツサ１側のコネクタ４に
第２図に示される周辺回路側のコネクタ５を挿入
した場合を説明する。
第２図に示される周辺回路側のコネクタ５を挿入
した場合を説明する。
コネクタ４にコネクタ５を差し込むことにより
第２図に示すように、プログラムメモリ選択端子
EAはアース電位となり、第１図に示すマイクロ
プロセツサ１は単独の場合と反対になる。そし
て、プログラムメモリとしては外部ROM８，９
を選択すると共に、３−stateバツフア２，３に
ついても同様な方法で、出力が無限大インピーダ
ンスとなるように選択する。したがつて、マイク
ロプロセツサ１は、外部ROM８，９のプログラ
ム読み出しのため、ALE信号に同期してポート
Ｐ１，Ｐ２よりアドレスを出力する。この信号線
にＤ−Latch６，７とROM８，９を接続してＤ
−Latchによりアドレスをホールドして、次のタ
イミングで、ROM８，９よりメモリの内容をポ
ートＰ１，Ｐ２を通して時分割で、マイクロプロ
セツサ１に読み込むようにしている。しかし、プ
ログラムメモリを外付けることによつてマイクロ
プロセツサ１のポートＰ１，Ｐ２が使用され、そ
のため入出力用のＩ／Ｏポートが減少する。これ
を解消するための周辺回路にＩ／Ｏポート専用の
素子１０を追加し、不足分を補つている。また、
Ｉ／Ｏポート１０のＩ／ＯピンＰ１′，Ｐ２′は、
３−stateバツフア２，３の外部回路側に直接接
続されているが、前述したように、３−stateバ
ツフア２，３は選択信号により、出力無限大イン
ピーダンスになつているので、回路が遮断されて
おり、ROMの内容読み込み動作によつておこる
マイクロプロセツサ１のポートＰ１，Ｐ２の動き
は、３−stateバツフア２，３より外部の回路へ
は伝わらないので、Ｉ／Ｏポートの入出力が正し
く伝達される。
第２図に示すように、プログラムメモリ選択端子
EAはアース電位となり、第１図に示すマイクロ
プロセツサ１は単独の場合と反対になる。そし
て、プログラムメモリとしては外部ROM８，９
を選択すると共に、３−stateバツフア２，３に
ついても同様な方法で、出力が無限大インピーダ
ンスとなるように選択する。したがつて、マイク
ロプロセツサ１は、外部ROM８，９のプログラ
ム読み出しのため、ALE信号に同期してポート
Ｐ１，Ｐ２よりアドレスを出力する。この信号線
にＤ−Latch６，７とROM８，９を接続してＤ
−Latchによりアドレスをホールドして、次のタ
イミングで、ROM８，９よりメモリの内容をポ
ートＰ１，Ｐ２を通して時分割で、マイクロプロ
セツサ１に読み込むようにしている。しかし、プ
ログラムメモリを外付けることによつてマイクロ
プロセツサ１のポートＰ１，Ｐ２が使用され、そ
のため入出力用のＩ／Ｏポートが減少する。これ
を解消するための周辺回路にＩ／Ｏポート専用の
素子１０を追加し、不足分を補つている。また、
Ｉ／Ｏポート１０のＩ／ＯピンＰ１′，Ｐ２′は、
３−stateバツフア２，３の外部回路側に直接接
続されているが、前述したように、３−stateバ
ツフア２，３は選択信号により、出力無限大イン
ピーダンスになつているので、回路が遮断されて
おり、ROMの内容読み込み動作によつておこる
マイクロプロセツサ１のポートＰ１，Ｐ２の動き
は、３−stateバツフア２，３より外部の回路へ
は伝わらないので、Ｉ／Ｏポートの入出力が正し
く伝達される。
このような構成をとることにより、シングルチ
ツププロセツサにおいて、内蔵記憶素子による動
作と別の外部記憶素子内蔵のプログラムによる動
作をほぼ同一の回路にて簡単に切換えて行うこと
ができる。また、後者の場合、追加するものはメ
モリとその周辺回路で、第４図から第５図に示す
従来例の場合のように、プリント基板全体を切換
えることなくプログラム変更ができる特徴も有す
る。
ツププロセツサにおいて、内蔵記憶素子による動
作と別の外部記憶素子内蔵のプログラムによる動
作をほぼ同一の回路にて簡単に切換えて行うこと
ができる。また、後者の場合、追加するものはメ
モリとその周辺回路で、第４図から第５図に示す
従来例の場合のように、プリント基板全体を切換
えることなくプログラム変更ができる特徴も有す
る。
なお、前記実施例ではマイクロプロセツサ１の
入出力ポートＰ１，Ｐ２に接続された３−state
バツフア２，３を導通状態にすることで、各入出
力ポートＰ１，Ｐ２と外部回路間で、信号をやり
とりするシングルチツプモードで形成する。また
外部ROM８，９を設けた周辺回路を接続した場
合、あるいは３−stateバツフア２，３を遮断状
態とすることで入出力ポートＰ１，Ｐ２と、コネ
クタ４，５を介して接続された周辺回路の外部
ROM５を介して接続された周辺回路の外部
ROM８，９間でデータ信号及びアドレス信号を
入出力すると共に、周辺回路のＩ／Ｏポート素子
１０の入出力信号を前記３−stateバツフア２，
３の出力ラインに乗せる構成としている。
入出力ポートＰ１，Ｐ２に接続された３−state
バツフア２，３を導通状態にすることで、各入出
力ポートＰ１，Ｐ２と外部回路間で、信号をやり
とりするシングルチツプモードで形成する。また
外部ROM８，９を設けた周辺回路を接続した場
合、あるいは３−stateバツフア２，３を遮断状
態とすることで入出力ポートＰ１，Ｐ２と、コネ
クタ４，５を介して接続された周辺回路の外部
ROM５を介して接続された周辺回路の外部
ROM８，９間でデータ信号及びアドレス信号を
入出力すると共に、周辺回路のＩ／Ｏポート素子
１０の入出力信号を前記３−stateバツフア２，
３の出力ラインに乗せる構成としている。
しかして、第３図に示す他の実施例のように３
−stateバツフア２，３を用いる代りに、２種の
信号中１種の信号を選択出力するセレクタ１３，
１４を使用することも可能である。この場合の信
号選択出力方法としては、マイクロプロセツサ１
をシングルチツプモードとして使用し入力信号を
含まない場合、セレクタ１３，１４のセレクタ端
子Ｓに抵抗器１１，１２を介して一定電圧を印加
する。それによりセレクタ１３，１４はポートＰ
１，Ｐ２の信号受信端子Ａ，Ａと出力端子Ｏ，Ｏ
を接続状態にして、ポートＰ１，Ｐ２より信号を
外部へ出力する。
−stateバツフア２，３を用いる代りに、２種の
信号中１種の信号を選択出力するセレクタ１３，
１４を使用することも可能である。この場合の信
号選択出力方法としては、マイクロプロセツサ１
をシングルチツプモードとして使用し入力信号を
含まない場合、セレクタ１３，１４のセレクタ端
子Ｓに抵抗器１１，１２を介して一定電圧を印加
する。それによりセレクタ１３，１４はポートＰ
１，Ｐ２の信号受信端子Ａ，Ａと出力端子Ｏ，Ｏ
を接続状態にして、ポートＰ１，Ｐ２より信号を
外部へ出力する。
また、コネクタ４に周辺回路のコネクタ５を結
合し、マイクロプロセツサ１が周辺回路のROM
８，９に記載されたプログラムにて処理動作を行
なう場合、各セレクタ１３，１４のセレクト端子
Ｓにコネクタ５を介してアース電位が印加され、
セレクタ１３，１４の出力端子Ｏは端子Ｂ側に切
換えられる。端子Ｂにはコネクタ４，５を周辺回
路内蔵Ｉ／Ｏポート素子１０のポートＰ１′，Ｐ
２′が接続されているのでポートＰ１′，Ｐ２′が
出力端子Ｏの外部信号に接続される。
合し、マイクロプロセツサ１が周辺回路のROM
８，９に記載されたプログラムにて処理動作を行
なう場合、各セレクタ１３，１４のセレクト端子
Ｓにコネクタ５を介してアース電位が印加され、
セレクタ１３，１４の出力端子Ｏは端子Ｂ側に切
換えられる。端子Ｂにはコネクタ４，５を周辺回
路内蔵Ｉ／Ｏポート素子１０のポートＰ１′，Ｐ
２′が接続されているのでポートＰ１′，Ｐ２′が
出力端子Ｏの外部信号に接続される。
［発明の効果］
以上のように、この発明によれば通常は自己内
蔵の記憶素子に格納されたプログラムによりコン
ピユータ処理を行なうシングルチツププロセツサ
の基板に、コネクタを介して、プログラムを記憶
したROM搭載の外部記憶回路を接続すること
で、前記シングルチツププロセツサは外部ROM
内蔵のプログラム処理動作に切換えられる構成と
したものであるから、シングルチツププロセツサ
は基板全体を変更することなく容易に外部ROM
に記憶されたプログラムで動作し、効率の良いマ
イクロプロセツサの周辺回路を提供できる。
蔵の記憶素子に格納されたプログラムによりコン
ピユータ処理を行なうシングルチツププロセツサ
の基板に、コネクタを介して、プログラムを記憶
したROM搭載の外部記憶回路を接続すること
で、前記シングルチツププロセツサは外部ROM
内蔵のプログラム処理動作に切換えられる構成と
したものであるから、シングルチツププロセツサ
は基板全体を変更することなく容易に外部ROM
に記憶されたプログラムで動作し、効率の良いマ
イクロプロセツサの周辺回路を提供できる。
第１図はこの発明の一実施例によるマイクロプ
ロセツサの周辺回路を示す回路図、第２図は第１
図の回路に接続する周辺回路を示す回路図、第３
図はその他の実施例を示す回路図、第４図及び第
５図は従来のマイクロプロセツサの周辺回路を示
す回路図である。 図において、１……シングルチツプタイプのマ
イクロプロセツサ、２，３……３−state出力を
有するバツフア、４，５……嵌合する一対のコネ
クタ、８，９……ROM、１０……Ｉ／Ｏポー
ト、１３，１４……２入力より一方を選択して出
力するセレクタである。なお、図中、同一記号及
び符号は同一または相当部分を示すものである。
ロセツサの周辺回路を示す回路図、第２図は第１
図の回路に接続する周辺回路を示す回路図、第３
図はその他の実施例を示す回路図、第４図及び第
５図は従来のマイクロプロセツサの周辺回路を示
す回路図である。 図において、１……シングルチツプタイプのマ
イクロプロセツサ、２，３……３−state出力を
有するバツフア、４，５……嵌合する一対のコネ
クタ、８，９……ROM、１０……Ｉ／Ｏポー
ト、１３，１４……２入力より一方を選択して出
力するセレクタである。なお、図中、同一記号及
び符号は同一または相当部分を示すものである。
Claims (1)
- 【特許請求の範囲】 １ 所定のプログラムを書き込んだ記憶素子、
RAM、タイマ回路及びＩ／Ｏポートが内蔵され
単独で動作可能なシングルチツププロセツサと、 前記内蔵の記憶素子に対するアドレス信号とデ
ータ信号を時分割で入出力できる入出力ポートに
接続された信号の入出力を導通遮断制御する信号
遮断回路と、 プログラム内蔵の記憶素子と入出力ポート情報
保持用の保持回路を搭載した外部記憶回路と、 前記信号遮断回路に対する制御信号と、遮断制
御時にポート入出力信号と前記記憶素子への各制
御信号をシングルチツププロセツサより外部記憶
回路へ導出する外部信号導出手段とを具備し、 前記外部記憶回路を前記外部信号導入手段への
結合時には、前記信号遮断回路により前記シング
ルチツププロセツサのアドレスとデータの時分割
出力信号線が遮断されてシングルチツププロセツ
サは外部記憶素子選択に切り換り、前記外部記憶
素子内蔵のプログラムを読み出し実行することを
特徴とするマイクロプロセツサの周辺回路。 ２ 前記信号遮断回路は、回路出力状態として無
限大インピーダンス状態を選択し得るトライステ
ーツバツフアを用いたことを特徴とする特許請求
の範囲第１項記載のマイクロプロセツサの周辺回
路。 ３ 前記信号遮断回路は、複数の信号線中１本の
信号線入力を選択して出力するセレクタを用いた
ことを特徴とする特許請求の範囲第１項記載のマ
イクロプロセツサの周辺回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281504A JPS63133251A (ja) | 1986-11-26 | 1986-11-26 | マイクロプロセツサの周辺回路 |
| DE19873739993 DE3739993A1 (de) | 1986-11-26 | 1987-11-25 | Peripherieschaltung fuer mikroprozessor |
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| CN198787107995A CN87107995A (zh) | 1986-11-26 | 1987-11-26 | 微处理器的外围电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281504A JPS63133251A (ja) | 1986-11-26 | 1986-11-26 | マイクロプロセツサの周辺回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133251A JPS63133251A (ja) | 1988-06-06 |
| JPH0559457B2 true JPH0559457B2 (ja) | 1993-08-31 |
Family
ID=17640105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281504A Granted JPS63133251A (ja) | 1986-11-26 | 1986-11-26 | マイクロプロセツサの周辺回路 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPS63133251A (ja) |
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- 1987-11-26 CN CN198787107995A patent/CN87107995A/zh active Pending
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