JPH0559464B2 - - Google Patents
Info
- Publication number
- JPH0559464B2 JPH0559464B2 JP63293694A JP29369488A JPH0559464B2 JP H0559464 B2 JPH0559464 B2 JP H0559464B2 JP 63293694 A JP63293694 A JP 63293694A JP 29369488 A JP29369488 A JP 29369488A JP H0559464 B2 JPH0559464 B2 JP H0559464B2
- Authority
- JP
- Japan
- Prior art keywords
- priority
- sigp
- circuit
- cpu
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Memory System (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
［概要］
中央処理装置間通信命令（SIGP命令）の制御
方式に関し、 信号線の数の削減と、合理的な優先権の付与の
実現を目的とし、 SIGP命令の実行に係る情報をデータバスを用
いて送受信する手段と、SIGP命令の優先順位を
決定する第１、第２の優先順位決定回路と、各優
先順位決定回路によつて選択された装置のIDと
処理を実行中であることを表示する手段を設ける
と共に、前記、第１、第２の優先順位決定回路
に、処理の実行中に他の装置からの応答リクエス
トが来たときその応答信号のデータ転送期間を計
数する手段と応答リクエストを示すトリガ信号を
保持する手段と、応答信号の有効な期間の間、優
先順位決定の論理を切り替える手段を設けること
により構成する。
方式に関し、 信号線の数の削減と、合理的な優先権の付与の
実現を目的とし、 SIGP命令の実行に係る情報をデータバスを用
いて送受信する手段と、SIGP命令の優先順位を
決定する第１、第２の優先順位決定回路と、各優
先順位決定回路によつて選択された装置のIDと
処理を実行中であることを表示する手段を設ける
と共に、前記、第１、第２の優先順位決定回路
に、処理の実行中に他の装置からの応答リクエス
トが来たときその応答信号のデータ転送期間を計
数する手段と応答リクエストを示すトリガ信号を
保持する手段と、応答信号の有効な期間の間、優
先順位決定の論理を切り替える手段を設けること
により構成する。
［産業上の利用分野］
本発明は、複数の中央処理装置（以下CPUと
も言う）とSIGP命令制御装置を内蔵する記憶制
御装置（以下MCUとも言う）を有するシステム
における、中央処理装置間の通信命令（以下
SIGP命令とも言う）の制御方式に関し、特に信
号線の数量を削減し、また、合理的な優先権決定
を行なうことの可能な制御方式に係る。
も言う）とSIGP命令制御装置を内蔵する記憶制
御装置（以下MCUとも言う）を有するシステム
における、中央処理装置間の通信命令（以下
SIGP命令とも言う）の制御方式に関し、特に信
号線の数量を削減し、また、合理的な優先権決定
を行なうことの可能な制御方式に係る。
［従来の技術］
複数のCPUを擁するシステムにおいては、あ
るCPUから他のCPUへの通信手段が必要になる。
るCPUから他のCPUへの通信手段が必要になる。
すなわち、例えば、処理の依頼が可能な状態で
あるか、あるいは依頼した処理が終了しているか
を問い合わせたり、または既に依頼した処理を中
断せしめたい場合もある。
あるか、あるいは依頼した処理が終了しているか
を問い合わせたり、または既に依頼した処理を中
断せしめたい場合もある。
このようなとき、CPUは相手側のCPUに対し
SIGP命令を発行して、その応答信号により状態
を把握することができる。
SIGP命令を発行して、その応答信号により状態
を把握することができる。
このようなSIGP命令の制御装置は通常記憶制
御装置に内蔵される。
御装置に内蔵される。
第３図は従来のSIGP命令の処理系を示すブロ
ツク図である。
ツク図である。
同図において、CPU0あるいは１からのSIGP
リクエストは、それぞれポート７１あるいは７２
にセツトされ、第１のプライオリテイ回路７５で
優先順位が取られてポート７７及び他系制御装置
（RSCI）に送られる。
リクエストは、それぞれポート７１あるいは７２
にセツトされ、第１のプライオリテイ回路７５で
優先順位が取られてポート７７及び他系制御装置
（RSCI）に送られる。
他系制御装置（RSCI）からのSIGPリクエスト
は、ポート７８にセツトされポート７７との間で
第２のプライオリテイ回路８１で優先順位が取ら
れる。
は、ポート７８にセツトされポート７７との間で
第２のプライオリテイ回路８１で優先順位が取ら
れる。
第２のプライオリテイ回路８１での優先順位
は、マスタ系の方が高くマスタ系ポートにSIGP
リクエストが無い場合にスレーブ系ポートが選択
される。第１のプライオリテイ回路７５及び第２
のプライオリテイ回路８１で自系側が選ばれた
時、レジスタ８６（BUSY1／２）がセツトさ
れ、更に第１のプライオリテイ回路で選ばれた
CPU対応にレジスタ８７（SIG−CPU）をセツ
トし、尚且つ、対応するCPUへポート８５を経
由してCOMMND−ACK信号を送る。
は、マスタ系の方が高くマスタ系ポートにSIGP
リクエストが無い場合にスレーブ系ポートが選択
される。第１のプライオリテイ回路７５及び第２
のプライオリテイ回路８１で自系側が選ばれた
時、レジスタ８６（BUSY1／２）がセツトさ
れ、更に第１のプライオリテイ回路で選ばれた
CPU対応にレジスタ８７（SIG−CPU）をセツ
トし、尚且つ、対応するCPUへポート８５を経
由してCOMMND−ACK信号を送る。
COMMAND−ACK信号を受けたCPU（発信元
CPU）は、その後、あるタイミングでDATA−
OUTバスによりデータを送る。そして、これが
レジスタ７３あるいは７４にセツトされセレクト
回路７６により選ばれたデータがそれぞれレジス
タ７９及び他系制御装置（RSCI）に送られる。
CPU）は、その後、あるタイミングでDATA−
OUTバスによりデータを送る。そして、これが
レジスタ７３あるいは７４にセツトされセレクト
回路７６により選ばれたデータがそれぞれレジス
タ７９及び他系制御装置（RSCI）に送られる。
他系制御装置（RSCI）からのデータは、レジ
スタ８０にセツトされレジスタ７９との間でその
一方がセレクト回路８２で選ばれて、アドレス・
チエツク回路８３及び、セレクト回路８４に入
る。
スタ８０にセツトされレジスタ７９との間でその
一方がセレクト回路８２で選ばれて、アドレス・
チエツク回路８３及び、セレクト回路８４に入
る。
アドレス・チエツク回路８３ではデータの送り
先CPUを決めて、レジスタ８８（SIGNALED−
CPU）をセツトし尚且つ、対応するCPUへポー
ト８９を経由してCOMMND−IN信号とレジス
タ９０あるいは９１を経由してDATA−IN信号
を送る。
先CPUを決めて、レジスタ８８（SIGNALED−
CPU）をセツトし尚且つ、対応するCPUへポー
ト８９を経由してCOMMND−IN信号とレジス
タ９０あるいは９１を経由してDATA−IN信号
を送る。
COMMAND−INを受けたCPUは、その後あ
るタイミングでSTATUS−OUTバスとDATA
−OUTバスでステータスのデータを送る。ステ
ータス・データは、前記同様レジスタ７３あるい
は７４、セレクト回路７６、レジスタ７９あるい
は８０、セレクト回路８２および８４、レジスタ
９０あるいは９１を経由してレジスタ８７
（SIGNALING−CPU）をみて、発信元CPUへ
ステータス・データを送り処理を終了する。
るタイミングでSTATUS−OUTバスとDATA
−OUTバスでステータスのデータを送る。ステ
ータス・データは、前記同様レジスタ７３あるい
は７４、セレクト回路７６、レジスタ７９あるい
は８０、セレクト回路８２および８４、レジスタ
９０あるいは９１を経由してレジスタ８７
（SIGNALING−CPU）をみて、発信元CPUへ
ステータス・データを送り処理を終了する。
［発明が解決しようとする課題］
上述したような従来のSIGP命令の処理系にお
いて、第２のプライオリテイ回路で優先権が得ら
れなかつた場合はレジスタ８６のBUSY1／
BUSY2はセツトされることなく第１のプライオ
リテイ回路へ戻る。
いて、第２のプライオリテイ回路で優先権が得ら
れなかつた場合はレジスタ８６のBUSY1／
BUSY2はセツトされることなく第１のプライオ
リテイ回路へ戻る。
従つて、第１のプライオリテイ回路での優先権
は固定（例えば若番のCPU）になる。
は固定（例えば若番のCPU）になる。
そのため、もし、これをCPU間で効率良く優
先順位を取ろうとして、CPU0とCPU1が交互に
優先権を与えられるようにした場合には、例え
ば、第２のプライオリテイ回路でスレーブ側に優
先権がとられていて第１のプライオリテイ回路に
戻つたとき、前回選んだCPU0と異なるCPU1が
選択され、その処理終了後、またスレーブ側、更
に、CPU1というように同一CPUを再度優先させ
てしまう結果を生ずると言う問題点があつた。
先順位を取ろうとして、CPU0とCPU1が交互に
優先権を与えられるようにした場合には、例え
ば、第２のプライオリテイ回路でスレーブ側に優
先権がとられていて第１のプライオリテイ回路に
戻つたとき、前回選んだCPU0と異なるCPU1が
選択され、その処理終了後、またスレーブ側、更
に、CPU1というように同一CPUを再度優先させ
てしまう結果を生ずると言う問題点があつた。
また、従来の方式では中央処理装置および記憶
制御装置ごとに，各種の制御信号を持つ必要があ
つたから、システムの規模が大きく、中央処理装
置や記憶制御装置の数が多い場合には、多量の制
御信号線を必要とすることとなり、設置や取り扱
いに多大の困難が伴うと言う問題点があつた。
制御装置ごとに，各種の制御信号を持つ必要があ
つたから、システムの規模が大きく、中央処理装
置や記憶制御装置の数が多い場合には、多量の制
御信号線を必要とすることとなり、設置や取り扱
いに多大の困難が伴うと言う問題点があつた。
本発明は、このような従来の問題点に鑑み、合
理的な優先権の付与を行なうことが可能で、か
つ、多くの制御用の信号を別個に必要とすること
のない中央処理装置間通信命令の制御方式を提供
することを目的としている。
理的な優先権の付与を行なうことが可能で、か
つ、多くの制御用の信号を別個に必要とすること
のない中央処理装置間通信命令の制御方式を提供
することを目的としている。
［課題を解決するための手段］
本発明によれば、上述の目的は前記特許請求の
範囲に記載した手段により達成される。
範囲に記載した手段により達成される。
すなわち、本発明は、複数の中央処理装置と、
記憶制御装置を有するシステムにおける中央処理
装置間の通信命令であるSIGP命令を制御する装
置において、該SIGP命令の実行に係るコマンド、
データおよび応答をコード化してデータバスを用
いて送受信する手段と、複数の中央処理装置から
のSIGP命令の優先順位を決定する第１の優先順
位決定回路と、該優先順位決定回路で選択された
中央処理装置のIDと処理を実行中であることを
表示する情報を保持する手段と、他系のSIGP命
令制御装置との間の優先順位を決定する第２の優
先順位決定回路と、該優先順位決定回路で選択さ
れたSIGP命令制御装置のIDと処理を実行中であ
ることを示す情報を保持する手段を設けると共
に、前記、第１および第２の優先順位決定回路
に、処理の実行中に他の中央処理装置あるいは
SIGP命令制御装置からの応答リクエストが来た
とき該応答リクエストに係るデータ転送期間を計
数する手段と、該応答リクエストの期間中は該応
答リクエストを発行した中央処理装置あるいは
SIGP命令制御装置に優先権を与え、該応答リク
エストに係る処理が終了した後、以前に優先権を
与えられていた中央処理装置あるいはSIGP命令
制御装置の処理に復帰する手段とを設けた中央処
理装置間通信命令制御方式である。
記憶制御装置を有するシステムにおける中央処理
装置間の通信命令であるSIGP命令を制御する装
置において、該SIGP命令の実行に係るコマンド、
データおよび応答をコード化してデータバスを用
いて送受信する手段と、複数の中央処理装置から
のSIGP命令の優先順位を決定する第１の優先順
位決定回路と、該優先順位決定回路で選択された
中央処理装置のIDと処理を実行中であることを
表示する情報を保持する手段と、他系のSIGP命
令制御装置との間の優先順位を決定する第２の優
先順位決定回路と、該優先順位決定回路で選択さ
れたSIGP命令制御装置のIDと処理を実行中であ
ることを示す情報を保持する手段を設けると共
に、前記、第１および第２の優先順位決定回路
に、処理の実行中に他の中央処理装置あるいは
SIGP命令制御装置からの応答リクエストが来た
とき該応答リクエストに係るデータ転送期間を計
数する手段と、該応答リクエストの期間中は該応
答リクエストを発行した中央処理装置あるいは
SIGP命令制御装置に優先権を与え、該応答リク
エストに係る処理が終了した後、以前に優先権を
与えられていた中央処理装置あるいはSIGP命令
制御装置の処理に復帰する手段とを設けた中央処
理装置間通信命令制御方式である。
［作用］
本発明においては、SIGP命令の実行／コマン
ド・データ／応答信号等を共通データバスを使用
して処理を行なうので、制御信号線の数を大幅に
減少し得る。そして、SIGP命令制御装置内に複
数の中央処理装置の優先順位を決定する第１のプ
ライオリテイ回路と該回路により選択された
CPUのIDを保持する回路と処理実行中である事
を認識するビジー信号保持回路を設けると共に、
SIGP命令実行制御装置間の優先順位を決定する
第２のプライオリテイ回路と、該回路により選択
された制御装置のIDを保持する回路とその処理
実行中を意味するビジー信号を保持する回路とを
設け、各プライオリテイ回路にSIGP命令の応答
信号のデータ転送期間を計数する回路と応答信号
を示すトリガ信号を保持する回路を具備せしめ、
各プライオリテイ回路において応答信号の有効期
間の間プライオリテイの選択論理を切替えること
により、優先順位の決定を合理的なものとしてい
る。
ド・データ／応答信号等を共通データバスを使用
して処理を行なうので、制御信号線の数を大幅に
減少し得る。そして、SIGP命令制御装置内に複
数の中央処理装置の優先順位を決定する第１のプ
ライオリテイ回路と該回路により選択された
CPUのIDを保持する回路と処理実行中である事
を認識するビジー信号保持回路を設けると共に、
SIGP命令実行制御装置間の優先順位を決定する
第２のプライオリテイ回路と、該回路により選択
された制御装置のIDを保持する回路とその処理
実行中を意味するビジー信号を保持する回路とを
設け、各プライオリテイ回路にSIGP命令の応答
信号のデータ転送期間を計数する回路と応答信号
を示すトリガ信号を保持する回路を具備せしめ、
各プライオリテイ回路において応答信号の有効期
間の間プライオリテイの選択論理を切替えること
により、優先順位の決定を合理的なものとしてい
る。
［実施例］
第２図は本発明を適用する系の構成の例を示す
図であつて、０〜ｍ、ｍ−０〜ｍ−ｎはそれぞれ
CPU、０−０〜ｍ−ｎ１はそれぞれバスを示し
ており、１０，４０はSIGPアクセス制御装置を
示している。
図であつて、０〜ｍ、ｍ−０〜ｍ−ｎはそれぞれ
CPU、０−０〜ｍ−ｎ１はそれぞれバスを示し
ており、１０，４０はSIGPアクセス制御装置を
示している。
同図において、CPU0〜CPUmの内、いずれか
がSIGPアクセス制御装置１０に接続されている
他のCPUと通信を行なうときは、SIGP命令を発
行することにより、SIGPアクセス制御装置１０
を介して、目的とするCPUと通信を行なう。
がSIGPアクセス制御装置１０に接続されている
他のCPUと通信を行なうときは、SIGP命令を発
行することにより、SIGPアクセス制御装置１０
を介して、目的とするCPUと通信を行なう。
また、SIGPアクセス制御装置４０に接続され
ているCPUm−０〜CPUm−ｍの内のいずれか
と通信を行なうときは、SIGPアクセス制御装置
１０および４０を介して目的とするCPUと通信
を行なう。
ているCPUm−０〜CPUm−ｍの内のいずれか
と通信を行なうときは、SIGPアクセス制御装置
１０および４０を介して目的とするCPUと通信
を行なう。
第１図は本発明の一実施例のブロツク図であつ
て、上記第２図におけるSIGPアクセス制御装置
１０の構成を示している。同図において、複数の
中央処理装置（CPU０〜ｍ）からのSIGP命令
は、それぞれポート１１〜１４にセツトされ信号
線１１−０〜14−０にて自系プライオリテイ回路
１６に入る。該自系プライオリテイ回路１６で
は、CPU−ID保持回路１７を参照してCPU−ID
保持回路１７が示す次のCPU−IDを優先的に選
択する。
て、上記第２図におけるSIGPアクセス制御装置
１０の構成を示している。同図において、複数の
中央処理装置（CPU０〜ｍ）からのSIGP命令
は、それぞれポート１１〜１４にセツトされ信号
線１１−０〜14−０にて自系プライオリテイ回路
１６に入る。該自系プライオリテイ回路１６で
は、CPU−ID保持回路１７を参照してCPU−ID
保持回路１７が示す次のCPU−IDを優先的に選
択する。
もし、CPU−ID保持回路１７が示す次のCPU
−IDの対応するポート１１〜１４にSIGP命令が
無い場合は、順次その次のCPU−IDを選択する
様にサイクリツクにプライオリテイを取る。
−IDの対応するポート１１〜１４にSIGP命令が
無い場合は、順次その次のCPU−IDを選択する
様にサイクリツクにプライオリテイを取る。
自系プライオリテイで優先権が取れたCPU−
IDは即時にCPU−ID保持回路１７にセツトされ、
それと同時にBUSY1回路１８もセツトする。更
に、該SIGP命令は信号線16−０でポート１９に
セツトされ信号線19−０で他装置へ、又、信号線
19−１でポート２０へ送られて、他装置からの信
号線49−０でセツトされるポート２１との間で自
系／他系プライオリテイ回路２２により優先権が
取られる。
IDは即時にCPU−ID保持回路１７にセツトされ、
それと同時にBUSY1回路１８もセツトする。更
に、該SIGP命令は信号線16−０でポート１９に
セツトされ信号線19−０で他装置へ、又、信号線
19−１でポート２０へ送られて、他装置からの信
号線49−０でセツトされるポート２１との間で自
系／他系プライオリテイ回路２２により優先権が
取られる。
自系／他系プライオリテイ回路２２はMCU−
ID保持回路２３を参照して、MCU−ID保持回路
２３の内容が自系ならば他系を、他系ならば自系
を選択する様にする。但し、MCU−IDが示す内
容と反対側の系にSIGP命令が無い場合、例えば
MCU−IDが自系でポート２０にSIGPリクエス
トがあり、ポート２１にSIGPリクエストが無い
場合は、MCU−IDとは無関係にSIGPリクエス
トがある系（ポート２０側）が選択される。
ID保持回路２３を参照して、MCU−ID保持回路
２３の内容が自系ならば他系を、他系ならば自系
を選択する様にする。但し、MCU−IDが示す内
容と反対側の系にSIGP命令が無い場合、例えば
MCU−IDが自系でポート２０にSIGPリクエス
トがあり、ポート２１にSIGPリクエストが無い
場合は、MCU−IDとは無関係にSIGPリクエス
トがある系（ポート２０側）が選択される。
自系／他系プライオリテイで選ばれたMCU−
IDは、即時にMCU−ID保持回路２３にセツトさ
れ同時にBUSY2回路２４もセツトし、そのSIGP
命令は、ポート２５にセツトされ信号線25−０に
よりセレクト回路２７へ、又、信号線25−１によ
り行先判定回路２６へ送る。
IDは、即時にMCU−ID保持回路２３にセツトさ
れ同時にBUSY2回路２４もセツトし、そのSIGP
命令は、ポート２５にセツトされ信号線25−０に
よりセレクト回路２７へ、又、信号線25−１によ
り行先判定回路２６へ送る。
該行先判定回路２６は、ポート２５の内容がリ
クエストならば信号線17−０，23−０で送られる
CPU−ID，MCU−IDにより自系が選択されてい
た時、CPU−IDが示す対応するポート２８〜３
１のいずれかにリクエストに対する応答信号
（ACK信号）をコード化してデータ・バスに載せ
送出する。又、同時に計数回路を起動させ、
ACK信号を送出したCPUからある固定タイミン
グにコマンド・データが送られて来る事を認識す
る。
クエストならば信号線17−０，23−０で送られる
CPU−ID，MCU−IDにより自系が選択されてい
た時、CPU−IDが示す対応するポート２８〜３
１のいずれかにリクエストに対する応答信号
（ACK信号）をコード化してデータ・バスに載せ
送出する。又、同時に計数回路を起動させ、
ACK信号を送出したCPUからある固定タイミン
グにコマンド・データが送られて来る事を認識す
る。
ACK信号を受け付けたCPU（リクエスト発信元
CPU）からのコマンド・データは、前記リクエ
ストと同様の経路を取り行先判定回路２６でコマ
ンド・データを送るCPUが決められ、CMD信号
をコード化し、データ・バスに載せる。
CPU）からのコマンド・データは、前記リクエ
ストと同様の経路を取り行先判定回路２６でコマ
ンド・データを送るCPUが決められ、CMD信号
をコード化し、データ・バスに載せる。
CMD信号を受け付けたいずれかのCPUから
は、SIGP命令に対する応答リクエストが返され
るが、ここでは、この応答リクエストを、コード
化されたステータス信号とする。ステータス信号
は、ポート１１〜１４のいずれかにきた時、制御
線11−14により応答判定計数回路１５に入る。
は、SIGP命令に対する応答リクエストが返され
るが、ここでは、この応答リクエストを、コード
化されたステータス信号とする。ステータス信号
は、ポート１１〜１４のいずれかにきた時、制御
線11−14により応答判定計数回路１５に入る。
応答判定計数回路１５は、入力したステータス
信号を記憶すると共に、制御線15−０によつて、
自系プライオリテイ回路１６の優先権を、一時的
にある期間の間、CPU−ID保持回路１７のCPU
−IDから、ステータス信号を送つてきたCPU−
IDへ切り替える。
信号を記憶すると共に、制御線15−０によつて、
自系プライオリテイ回路１６の優先権を、一時的
にある期間の間、CPU−ID保持回路１７のCPU
−IDから、ステータス信号を送つてきたCPU−
IDへ切り替える。
同様に、他系のSIGPアクセス制御装置から、
信号線49−０を通してステータス信号が送られて
くる場合においては、応答判定計数回路１５が、
制御線15−１によつて、自系／他系プライオリテ
イ回路２２の優先権を、一時的にある期間の間、
ステータス信号を送つてきたMCU−IDへ切り替
える。但し、CPU−ID回路１７及びMCU−ID回
路の内容は変化せず、ステータス・データをリク
エスト発信元CPUに返す時は、行先判定回路２
６でCPU−ID回路１７及びMCU−ID回路２３を
参照してステータス信号をコード化してCPU−
ID回路１７の内容が示すCPUに対応するCPUポ
ート２８〜３１のデータ・バスに載せる。
信号線49−０を通してステータス信号が送られて
くる場合においては、応答判定計数回路１５が、
制御線15−１によつて、自系／他系プライオリテ
イ回路２２の優先権を、一時的にある期間の間、
ステータス信号を送つてきたMCU−IDへ切り替
える。但し、CPU−ID回路１７及びMCU−ID回
路の内容は変化せず、ステータス・データをリク
エスト発信元CPUに返す時は、行先判定回路２
６でCPU−ID回路１７及びMCU−ID回路２３を
参照してステータス信号をコード化してCPU−
ID回路１７の内容が示すCPUに対応するCPUポ
ート２８〜３１のデータ・バスに載せる。
ステータス・データ転送の処理が終了すると自
系プライオリテイ及び自系／他系プライオリテイ
は、元のCPU−ID回路１７及びMCU−ID回路２
３による優先権に戻る。
系プライオリテイ及び自系／他系プライオリテイ
は、元のCPU−ID回路１７及びMCU−ID回路２
３による優先権に戻る。
以上、SIGP命令を発行したリクエストCPU
が、自系のCPUを通信相手とした場合について
説明したが、他系のCPUを通信相手とした場合
についても同様である。この場合には、他系の
CPUは、不図示のSIGPアクセス制御装置より、
CMD信号を受け取ることになる。このとき、不
図示のSIGPアクセス制御装置が、信号線19−０
を通してSIGP命令を受け取り、相手方のCPUを
選択し、CMD信号を送出していることは言うま
でもない。
が、自系のCPUを通信相手とした場合について
説明したが、他系のCPUを通信相手とした場合
についても同様である。この場合には、他系の
CPUは、不図示のSIGPアクセス制御装置より、
CMD信号を受け取ることになる。このとき、不
図示のSIGPアクセス制御装置が、信号線19−０
を通してSIGP命令を受け取り、相手方のCPUを
選択し、CMD信号を送出していることは言うま
でもない。
CMD信号を受け付けた他系のCPUは、SIGP
命令に対する応答リクエストを、不図示のSIGP
アクセス制御装置へ送出する。この応答リクエス
トは、さらに、不図示のSIGPアクセス制御装置
より、図示するSIGPアクセス制御装置１０へ送
られ、信号線49−０を通して、ポート２１にセツ
トされる。
命令に対する応答リクエストを、不図示のSIGP
アクセス制御装置へ送出する。この応答リクエス
トは、さらに、不図示のSIGPアクセス制御装置
より、図示するSIGPアクセス制御装置１０へ送
られ、信号線49−０を通して、ポート２１にセツ
トされる。
［発明の効果］
以上説明したように、本発明によれば、複数の
中央処理装置と記憶制御装置を有するシステムに
おけるSIGP命令を制御する装置において、少な
い制御信号によりSIGP命令を実行することが可
能となる利点がある。
中央処理装置と記憶制御装置を有するシステムに
おけるSIGP命令を制御する装置において、少な
い制御信号によりSIGP命令を実行することが可
能となる利点がある。
また、優先順位決定回路の優先順位を固定的な
ものとすることなく変化せしめ得るので、合理的
な優先順位の決定が行なえる利点がある。
ものとすることなく変化せしめ得るので、合理的
な優先順位の決定が行なえる利点がある。
第１図は本発明の一実施例のブロツク図、第２
図は本発明を適用する系の構成の例を示す図、第
３図は従来のSIGP命令の処理系を示すブロツク
図である。 ０〜ｍ，ｍ−０〜ｍ−ｎ……CPU、０−０〜
ｍ−０，０−０１〜ｍ−０１，ｍ−００〜ｍ−ｎ
０，ｍ−０１〜ｍ−ｎ１……バス、１０，４０…
…SIGPアクセス制御装置、１１〜１４，１９〜
２１，２５，２８〜３１……ポート、１５……応
答判定計数回路、１６……自系プライオリテイ回
路、１７……CPU−ID保持回路、１８……
BUSY1回路、２２……自系／他系プライオリテ
イ回路、２３……MCU−ID保持回路、２４……
BUSY2回路、２６……行先判定回路、２７……
セレクト回路。
図は本発明を適用する系の構成の例を示す図、第
３図は従来のSIGP命令の処理系を示すブロツク
図である。 ０〜ｍ，ｍ−０〜ｍ−ｎ……CPU、０−０〜
ｍ−０，０−０１〜ｍ−０１，ｍ−００〜ｍ−ｎ
０，ｍ−０１〜ｍ−ｎ１……バス、１０，４０…
…SIGPアクセス制御装置、１１〜１４，１９〜
２１，２５，２８〜３１……ポート、１５……応
答判定計数回路、１６……自系プライオリテイ回
路、１７……CPU−ID保持回路、１８……
BUSY1回路、２２……自系／他系プライオリテ
イ回路、２３……MCU−ID保持回路、２４……
BUSY2回路、２６……行先判定回路、２７……
セレクト回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の中央処理装置と、記憶制御装置を有す
るシステムにおける中央処理装置間の通信命令で
あるSIGP命令を制御する装置において、 該SIGP命令の実行に係るコマンド、データ、
および応答をコード化してデータバスを用いて送
受信する手段と、 複数の中央処理装置からのSIGP命令の優先順
位を決定する第１の優先順位決定回路と、該優先
順位決定回路で選択された中央処理装置のIDと
処理を実行中であることを表示する情報を保持す
る手段と、 他系のSIGP命令制御装置との間の優先順位を
決定する第２の優先順位決定回路と、該優先順位
決定回路で選択されたSIGP命令制御装置のIDと
処理を実行中であることを示す情報を保持する手
段を設けると共に、 前記、第１および第２の優先順位決定回路に、
処理の実行中に他の中央処理装置あるいはSIGP
命令制御装置からの応答リクエストが来たとき該
応答リクエストに係るデータ転送期間を計数する
手段と、 該応答リクエストの期間中は該応答リクエスト
を発行した中央処理装置あるいはSIGP命令制御
装置に優先権を与え、該応答リクエストに係る処
理が終了した後、以前に優先権を与えられていた
中央処理装置あるいはSIGP命令制御装置の処理
に復帰する手段とを設けたことを特徴とする中央
処理装置間通信命令制御方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293694A JPH02140860A (ja) | 1988-11-22 | 1988-11-22 | 中央処理装置間通信命令制御方式 |
| US07/439,329 US5170473A (en) | 1988-11-22 | 1989-11-21 | Communication command control system between cpus |
| EP89312096A EP0370780B1 (en) | 1988-11-22 | 1989-11-22 | A communication command control system between CPUs |
| DE68926382T DE68926382T2 (de) | 1988-11-22 | 1989-11-22 | Steuerungssystem für Übertragungsbefehle zwischen zentralen Verarbeitungseinheiten |
| CA002003571A CA2003571C (en) | 1988-11-22 | 1989-11-22 | Communication command control system between cpus |
| AU45463/89A AU619916B2 (en) | 1988-11-22 | 1989-11-22 | A communication command control system between CPUs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293694A JPH02140860A (ja) | 1988-11-22 | 1988-11-22 | 中央処理装置間通信命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140860A JPH02140860A (ja) | 1990-05-30 |
| JPH0559464B2 true JPH0559464B2 (ja) | 1993-08-31 |
Family
ID=17798027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293694A Granted JPH02140860A (ja) | 1988-11-22 | 1988-11-22 | 中央処理装置間通信命令制御方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5170473A (ja) |
| EP (1) | EP0370780B1 (ja) |
| JP (1) | JPH02140860A (ja) |
| AU (1) | AU619916B2 (ja) |
| CA (1) | CA2003571C (ja) |
| DE (1) | DE68926382T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432920A (en) * | 1990-04-13 | 1995-07-11 | Hitachi, Ltd. | Store control method with hierarchic priority scheme for computer system |
| JP2561759B2 (ja) * | 1991-03-29 | 1996-12-11 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセッサシステムおよびそのメッセージ送受信制御装置 |
| US5764928A (en) * | 1994-09-30 | 1998-06-09 | Rosemount Inc. | Microprocessor communication protocol in a multiprocessor transmitter |
| US6147991A (en) * | 1997-09-05 | 2000-11-14 | Video Network Communications, Inc. | Scalable high speed packet switch using packet diversion through dedicated channels |
| US7228442B2 (en) * | 2004-03-30 | 2007-06-05 | The Boeing Company | Method and systems for a radiation tolerant bus interface circuit |
| US8050176B2 (en) * | 2004-03-30 | 2011-11-01 | The Boeing Company | Methods and systems for a data processing system having radiation tolerant bus |
| EP1990726B1 (en) | 2006-02-27 | 2017-05-17 | Fujitsu Limited | Data control apparatus, data control method, and data control program |
| JP4701152B2 (ja) * | 2006-10-20 | 2011-06-15 | 富士通株式会社 | データ中継装置、データ中継方法およびデータ中継プログラム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD97499A1 (ja) * | 1971-11-12 | 1973-05-14 | ||
| JPS5833972B2 (ja) * | 1979-11-12 | 1983-07-23 | 富士通株式会社 | 計算機システム間通信方式 |
| US4639856A (en) * | 1983-11-04 | 1987-01-27 | International Business Machines Corporation | Dual stream processor apparatus |
| US4807109A (en) * | 1983-11-25 | 1989-02-21 | Intel Corporation | High speed synchronous/asynchronous local bus and data transfer method |
| JPH0670787B2 (ja) * | 1984-06-29 | 1994-09-07 | 富士通株式会社 | 処理装置間指令転送制御システム |
| US5062076A (en) * | 1985-07-12 | 1991-10-29 | Wang Laboratories, Inc. | Cascadable, high-bandwidth, multi-channel image transfer controller |
| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
-
1988
- 1988-11-22 JP JP63293694A patent/JPH02140860A/ja active Granted
-
1989
- 1989-11-21 US US07/439,329 patent/US5170473A/en not_active Expired - Fee Related
- 1989-11-22 CA CA002003571A patent/CA2003571C/en not_active Expired - Fee Related
- 1989-11-22 AU AU45463/89A patent/AU619916B2/en not_active Ceased
- 1989-11-22 DE DE68926382T patent/DE68926382T2/de not_active Expired - Fee Related
- 1989-11-22 EP EP89312096A patent/EP0370780B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA2003571A1 (en) | 1990-05-22 |
| AU619916B2 (en) | 1992-02-06 |
| EP0370780A2 (en) | 1990-05-30 |
| JPH02140860A (ja) | 1990-05-30 |
| CA2003571C (en) | 1995-08-29 |
| DE68926382T2 (de) | 1996-09-05 |
| AU4546389A (en) | 1990-07-19 |
| EP0370780A3 (en) | 1991-11-27 |
| US5170473A (en) | 1992-12-08 |
| EP0370780B1 (en) | 1996-05-01 |
| DE68926382D1 (de) | 1996-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63204350A (ja) | データ処理システム | |
| EP0205801A1 (en) | Interrupt mechanism for multi-microprocessing system having multiple busses | |
| US4764865A (en) | Circuit for allocating memory cycles to two processors that share memory | |
| EP0370780B1 (en) | A communication command control system between CPUs | |
| US5446847A (en) | Programmable system bus priority network | |
| JPH05189232A (ja) | 自動化装置およびその作動方法 | |
| JP2504528B2 (ja) | 主記憶制御装置間バス制御方式 | |
| JPH0528856B2 (ja) | ||
| KR940010807B1 (ko) | 정보처리장치용 버스시스템 및 정보처리 버스시스템 컨트롤러용 ic디바이스 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JP3126129B2 (ja) | プライオリティ制御装置 | |
| JP3211694B2 (ja) | マルチプロセッサ接続方式 | |
| JPH039497B2 (ja) | ||
| JP3452948B2 (ja) | デ−タ伝送方法 | |
| KR0164351B1 (ko) | 멀티프로세서간 데이타 송수신 장치 및 방법 | |
| WO1988004451A1 (fr) | Systeme de commande de bus dans un systeme a processeurs multiples | |
| JPS58202643A (ja) | 通信バスル−ト制御方式 | |
| JPS5985541A (ja) | コンソ−ル装置 | |
| JPH03137754A (ja) | 共有メモリのアクセス制御方式 | |
| JPH0269848A (ja) | 優先権決定方式 | |
| JPS6272053A (ja) | プロセツサユニツト | |
| KR19990079974A (ko) | 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를처리하기 위한 장치 및 그 제어방법 | |
| JPH0282342A (ja) | データ通信装置 | |
| JPS642971B2 (ja) | ||
| JPH01162937A (ja) | 優先順位制御方式 |