JPH039497B2 - - Google Patents
Info
- Publication number
- JPH039497B2 JPH039497B2 JP58247391A JP24739183A JPH039497B2 JP H039497 B2 JPH039497 B2 JP H039497B2 JP 58247391 A JP58247391 A JP 58247391A JP 24739183 A JP24739183 A JP 24739183A JP H039497 B2 JPH039497 B2 JP H039497B2
- Authority
- JP
- Japan
- Prior art keywords
- access
- storage
- storage control
- memory access
- pipeline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マルチプロセツサ・システム、特に
複数存在して相互にデータ伝送する、主記憶装置
へのアクセス制御用記憶部制御装置に関する。
複数存在して相互にデータ伝送する、主記憶装置
へのアクセス制御用記憶部制御装置に関する。
従来技術と問題点
第１図に示すように記憶部制御装置MCUが複
数本例ではMCU０とMCU１の２個存在し、該記
憶部制御装置にそれぞれ複数のアクセス発生装置
（中央処理装置）CPU０とCPU１及びCPU２と
CPU３、主記憶装置MSU０とMSU１、MSU２
とMSU３が接続され、MCU０とMCU１は相互
に接続されてデータ伝送可能な複合システムが考
えられているが、かゝるシステムでCPUが自系
のMSUをアクセスする例えばCPU０がMSU１
をアクセスする場合は通常通り（単一系の場合と
同じ）であるが、CPUが他系のMSUをアクセス
する例えばCPU０がMSU２をアクセスしてデー
タ読出しを行なう場合は以下のように制御されね
ばならない。
数本例ではMCU０とMCU１の２個存在し、該記
憶部制御装置にそれぞれ複数のアクセス発生装置
（中央処理装置）CPU０とCPU１及びCPU２と
CPU３、主記憶装置MSU０とMSU１、MSU２
とMSU３が接続され、MCU０とMCU１は相互
に接続されてデータ伝送可能な複合システムが考
えられているが、かゝるシステムでCPUが自系
のMSUをアクセスする例えばCPU０がMSU１
をアクセスする場合は通常通り（単一系の場合と
同じ）であるが、CPUが他系のMSUをアクセス
する例えばCPU０がMSU２をアクセスしてデー
タ読出しを行なう場合は以下のように制御されね
ばならない。
CPU０からMCU０へのアクセス送出
MCU０からMCU１へのアクセス送出
MCU１からMSU２へのアクセス送出
MSU２からMCU１へのデータ送出
MCU１からMCU０へのデータ送出
MCU０からCPU０へのデータ送出
この制御をパイプライン制御の記憶部制御装置
MCUについて述べれば次のようになる。第２図
はかゝる制御を行なえるMCUの構成例を示し、
Ｐはポート、Ｓはセレクタ、PLはパイプライン、
DCは制御部である。添字１，２，……は、相互
を区別するものであり、ポートは実質的にはレジ
スタである。この第２図を用いて上記制御を説明
するに、 MCU０はCPU０からアクセスをインタフエ
ースレジスタＰ１に受付ける。
MCUについて述べれば次のようになる。第２図
はかゝる制御を行なえるMCUの構成例を示し、
Ｐはポート、Ｓはセレクタ、PLはパイプライン、
DCは制御部である。添字１，２，……は、相互
を区別するものであり、ポートは実質的にはレジ
スタである。この第２図を用いて上記制御を説明
するに、 MCU０はCPU０からアクセスをインタフエ
ースレジスタＰ１に受付ける。
受付けたアクセスを、MCU１へ送出するア
クセスを選ぶためのアクセス選択回路（リモー
トMCUプライオリテイ回路）Ｓ２で選び、ポ
ートＰ６を経てMCU１へ送出する。MCU１は
インタフエースレジスタＰ１３にそのアクセス
を受付ける。
クセスを選ぶためのアクセス選択回路（リモー
トMCUプライオリテイ回路）Ｓ２で選び、ポ
ートＰ６を経てMCU１へ送出する。MCU１は
インタフエースレジスタＰ１３にそのアクセス
を受付ける。
MCU１は受付けたアクセスを、主記憶へ送
出するアクセスを選ぶためのアクセス選択回路
（MSUプライオリテイ回路）Ｓ１１で選び、ポ
ートＰ１４を経てそれをMSU２へ送ると共に、
パイプラインPL１１へ入力する。MSU２はこ
れを受けると起動して読出し動作に入り、読出
したデータをセレクタＳ１３へ入力する。
出するアクセスを選ぶためのアクセス選択回路
（MSUプライオリテイ回路）Ｓ１１で選び、ポ
ートＰ１４を経てそれをMSU２へ送ると共に、
パイプラインPL１１へ入力する。MSU２はこ
れを受けると起動して読出し動作に入り、読出
したデータをセレクタＳ１３へ入力する。
MCU１は上記のようにポートＰ１４を通し
てMSU２へ起動をかけると共に、これを該ポ
ートＰ１４、ポートＰ４の経路でMCU０へ送
り、MSU２をアクセスした旨をMCU０へ知ら
せる。セレクタＳ１は、ポートＰ４のアクセス
は最優先で受付け、パイプラインPL１へ投入
する。これはMSU２から送られてくるデータ
に備えるものである。MSU２はデータを読出
すとそれをセレクタ１３へ上げてくるが、その
タイミングはパイプラインPL１１へ格納され
た上記アクセスが捉え、制御部DC２を介して
セレクタＳ１３にMSU２側のデータを選択さ
せる。これはポートＰ１８，Ｐ８の経路で
MCU０へ送られる。
てMSU２へ起動をかけると共に、これを該ポ
ートＰ１４、ポートＰ４の経路でMCU０へ送
り、MSU２をアクセスした旨をMCU０へ知ら
せる。セレクタＳ１は、ポートＰ４のアクセス
は最優先で受付け、パイプラインPL１へ投入
する。これはMSU２から送られてくるデータ
に備えるものである。MSU２はデータを読出
すとそれをセレクタ１３へ上げてくるが、その
タイミングはパイプラインPL１１へ格納され
た上記アクセスが捉え、制御部DC２を介して
セレクタＳ１３にMSU２側のデータを選択さ
せる。これはポートＰ１８，Ｐ８の経路で
MCU０へ送られる。
パイプラインPL１へ投入された上記アクセ
スもこのタイミングを捉えるもので、制御部
DC１を介してセレクタＳ４にポートＰ８のデ
ータを選択させる。
スもこのタイミングを捉えるもので、制御部
DC１を介してセレクタＳ４にポートＰ８のデ
ータを選択させる。
MCU０はこのMCU１からのデータをポート
Ｐ９を経てCPU０へ送る。MCU１からMCU
０へのアクセスの返送、およびMCU１から
MCU０への読出しデータの送出には所定時間
がかゝるが、これは共に同じなので相投し合
い、パイプラインPL１によるタイミング制御
に支障はない。
Ｐ９を経てCPU０へ送る。MCU１からMCU
０へのアクセスの返送、およびMCU１から
MCU０への読出しデータの送出には所定時間
がかゝるが、これは共に同じなので相投し合
い、パイプラインPL１によるタイミング制御
に支障はない。
ところでこの制御でMCU０は、MCU１からの
データをCPU０へ送出するために、またMCU１
はMSU２からのデータをMCU０へ送るためにパ
イプラインを使用する。これは自系、他系で差別
すれば、他系のために自系のパイプラインを使用
してしまうことになる。自系アクセスは前記した
ように通常通りであるが、略述すると、例えば
CPU０がMSU１をアクセスする場合は、該アク
セスをＰ１に渡し、Ｓ１で選択されるとＰ５を通
してMSU１に起動が掛かり、該アクセスはPL１
に投入され、MSU１が読出したデータをＳ３に
入力する頃DC１はＳ３を制御してそれを取込ま
せ、Ｐ７，Ｓ４，Ｐ９経由でCPU０へ渡す、と
いう手順である。パイプラインPL１は自系アク
セスで使用されるから、他系アクセスでも使用さ
れるとなると、この他系アクセスの場合は当該ア
クセスは既に選択され、メモリアクセスは開始さ
れているので最優先処理されねばならず、このた
め競合する場合はセレクタＳ１またはＳ１１で自
系アクセスは待たされてしまう。ブロツクフエツ
チリクエストなどの場合は例えばCPUは64バイ
トのデータを要求し、これは１回のアクセスでは
処理し切れないので８回に分けて行なう（アクセ
スを８回出す）等のことになり、競合したリクエ
ストはこの処理の間待たされてしまうことにな
る。こうしてかゝる複合システムでは、本来独立
に動作可能であるべき自系アクセスが他系アクセ
スの影響を受けてしまう。
データをCPU０へ送出するために、またMCU１
はMSU２からのデータをMCU０へ送るためにパ
イプラインを使用する。これは自系、他系で差別
すれば、他系のために自系のパイプラインを使用
してしまうことになる。自系アクセスは前記した
ように通常通りであるが、略述すると、例えば
CPU０がMSU１をアクセスする場合は、該アク
セスをＰ１に渡し、Ｓ１で選択されるとＰ５を通
してMSU１に起動が掛かり、該アクセスはPL１
に投入され、MSU１が読出したデータをＳ３に
入力する頃DC１はＳ３を制御してそれを取込ま
せ、Ｐ７，Ｓ４，Ｐ９経由でCPU０へ渡す、と
いう手順である。パイプラインPL１は自系アク
セスで使用されるから、他系アクセスでも使用さ
れるとなると、この他系アクセスの場合は当該ア
クセスは既に選択され、メモリアクセスは開始さ
れているので最優先処理されねばならず、このた
め競合する場合はセレクタＳ１またはＳ１１で自
系アクセスは待たされてしまう。ブロツクフエツ
チリクエストなどの場合は例えばCPUは64バイ
トのデータを要求し、これは１回のアクセスでは
処理し切れないので８回に分けて行なう（アクセ
スを８回出す）等のことになり、競合したリクエ
ストはこの処理の間待たされてしまうことにな
る。こうしてかゝる複合システムでは、本来独立
に動作可能であるべき自系アクセスが他系アクセ
スの影響を受けてしまう。
発明の目的
本発明はかゝる点を改善し、自系アクセスは他
系アクセスの影響を受けないようにする、例えば
CPU０，CPU１によるMSU０，MSU１のアク
セスは、CPU２，CPU３によるMSU０，MSU
１へのアクセスの影響を受けないようにしようと
するものである。
系アクセスの影響を受けないようにする、例えば
CPU０，CPU１によるMSU０，MSU１のアク
セスは、CPU２，CPU３によるMSU０，MSU
１へのアクセスの影響を受けないようにしようと
するものである。
発明の構成
本発明は、中央処理装置と記憶装置とそれらの
間に接続されて中央処理装置からのメモリアクセ
ス要求を処理する記憶制御装置とを基本構成と
し、該基本構成の複数組を記憶制御装置間で接続
したマルチプロセツサシステムであつて、各記憶
制御装置は、自系の中央処理装置からのメモリア
クセス要求が自系の記憶装置に対するものか他系
の記憶装置に対するものかを判別し、他系の記憶
装置に対するものである時は他系の記憶制御装置
に該メモリアクセス要求を転送し、自系の中央処
理装置および他系の記憶制御装置から転送される
自系の記憶装置に対するメモリアクセス要求を処
理することを特徴とするが、次に実施例を参照し
ながらこれを説明する。
間に接続されて中央処理装置からのメモリアクセ
ス要求を処理する記憶制御装置とを基本構成と
し、該基本構成の複数組を記憶制御装置間で接続
したマルチプロセツサシステムであつて、各記憶
制御装置は、自系の中央処理装置からのメモリア
クセス要求が自系の記憶装置に対するものか他系
の記憶装置に対するものかを判別し、他系の記憶
装置に対するものである時は他系の記憶制御装置
に該メモリアクセス要求を転送し、自系の中央処
理装置および他系の記憶制御装置から転送される
自系の記憶装置に対するメモリアクセス要求を処
理することを特徴とするが、次に実施例を参照し
ながらこれを説明する。
発明の実施例
第３図は本発明の実施例を示し、第２図と同じ
部分には同じ符号が付してある。第２図と対比す
れば明らかなように本発明では他系アクセス処理
用に別にパイプラインを設ける。PL２，PL１２
がそれである。またこれに伴なつてセレクタＳ
４，Ｓ１４、ポートＰ９，Ｐ１９を各２個する。
またポートＰ４，Ｐ１４をセレクタＳ１，Ｓ１１
から切り離して他系アクセス用パイプラインPL
２，PL１２直結とする。次に本回路の動作をや
はりCPU０がMSU２をアクセスして読出しを行
なう場合について説明するに、 MCU０はCPU０からのアクセスをインタフ
エースレジスタＰ１に受付ける。
部分には同じ符号が付してある。第２図と対比す
れば明らかなように本発明では他系アクセス処理
用に別にパイプラインを設ける。PL２，PL１２
がそれである。またこれに伴なつてセレクタＳ
４，Ｓ１４、ポートＰ９，Ｐ１９を各２個する。
またポートＰ４，Ｐ１４をセレクタＳ１，Ｓ１１
から切り離して他系アクセス用パイプラインPL
２，PL１２直結とする。次に本回路の動作をや
はりCPU０がMSU２をアクセスして読出しを行
なう場合について説明するに、 MCU０はCPU０からのアクセスをインタフ
エースレジスタＰ１に受付ける。
受付けたアクセスを、MCU１へ送出するア
クセスを選ぶためのアクセス選択回路５２で選
び、ポートＰ６を経てMCU１へ送出する。
MCU１はインタフエースレジスタＰ１３にそ
のアクセスを受付ける。
クセスを選ぶためのアクセス選択回路５２で選
び、ポートＰ６を経てMCU１へ送出する。
MCU１はインタフエースレジスタＰ１３にそ
のアクセスを受付ける。
MCU１は受付けたアクセスを、主記憶へ送
出するアクセスを選ぶためのアクセス選択回路
Ｓ１１で選び、それをポートＰ１４経由で、主
記憶MSU２へ送出すると共にパイプラインPL
１１へ入力する。またポートＰ１４，Ｐ４経由
でそれをMCU０へ知らせる。
出するアクセスを選ぶためのアクセス選択回路
Ｓ１１で選び、それをポートＰ１４経由で、主
記憶MSU２へ送出すると共にパイプラインPL
１１へ入力する。またポートＰ１４，Ｐ４経由
でそれをMCU０へ知らせる。
MCU０はポートＰ４のMCU１からの報告
（アクセス）をパイプラインPL２に投入し、
MCU１から送られてくるデータに備える。
MSU２は上記の如くアクセスを受けると起動
して読出し動作に移り、その読出したデータを
セレクタＳ１３へ入力する。このときパイプラ
インPL１１の前記投入されたアクセスが制御
部DC２を介してセレクタＳ１３を操作し、該
読出しデータを取込ませる。
（アクセス）をパイプラインPL２に投入し、
MCU１から送られてくるデータに備える。
MSU２は上記の如くアクセスを受けると起動
して読出し動作に移り、その読出したデータを
セレクタＳ１３へ入力する。このときパイプラ
インPL１１の前記投入されたアクセスが制御
部DC２を介してセレクタＳ１３を操作し、該
読出しデータを取込ませる。
MCU１はポートＰ１８のデータをMCU０の
ポートＰ８へ送る。
ポートＰ８へ送る。
ポートＰ８へMSU２からの読出しデータが
送られてくる頃、パイプラインPL２の前記格
納アクセスは制御部DC１を動作させ、セレク
タＳ４ａにポートＰ８のデータをポートＰ９ａ
経由でCPU０へ送出させる。
送られてくる頃、パイプラインPL２の前記格
納アクセスは制御部DC１を動作させ、セレク
タＳ４ａにポートＰ８のデータをポートＰ９ａ
経由でCPU０へ送出させる。
こうして本回路では他系アクセスは、そのため
のパイプラインPL２，PL１２で処理するので自
系アクセスを妨害することがない。このように自
系アクセス、他系アクセスを完全に分離するため
セレクタＳ４，Ｓ１４など各CPU毎に分離して
いる。なお上記の説明から明らかであろうが自系
アクセスとはMCUに接続されたCPU、MSU間
のアクセスを言い、他系アクセスとは他のMCU
を介してそれに接続されたMSUをアクセスする
従つてCPU−MCU−MCU−MSUの経路をとる
ことになるものをいう。
のパイプラインPL２，PL１２で処理するので自
系アクセスを妨害することがない。このように自
系アクセス、他系アクセスを完全に分離するため
セレクタＳ４，Ｓ１４など各CPU毎に分離して
いる。なお上記の説明から明らかであろうが自系
アクセスとはMCUに接続されたCPU、MSU間
のアクセスを言い、他系アクセスとは他のMCU
を介してそれに接続されたMSUをアクセスする
従つてCPU−MCU−MCU−MSUの経路をとる
ことになるものをいう。
また実施例ではMCUが２個であるが、これは
更に多数（ｎ個）あつて相互に接続されている大
規模複合システムにも本発明は適用できる。この
場合、他系用パイプラインは自系を除いた（ｎ−
１）個設けると各系専属となり、これは他系
MCUの動作を監視する等に有効である。即ち他
系MCUでの当該系のMSUへのアクセスはこの
（ｎ−１）個設けた他系用パイプラインに入つて
いるから、これを眺めることにより他系MCUの
状態を知ることができる。なお上述の説明からも
明らかなように自系用パイプライン例えばＬ１と
は自系の主記憶本例ではMSU０，MSU１に対す
る自系、他系を問わないCPUからのアクセスを
処理するものをいゝ、他系用パイプラインとは自
系CPUが発した、他系MCUに接続されたMSU
に対するアクセスを処理するものをいう。
更に多数（ｎ個）あつて相互に接続されている大
規模複合システムにも本発明は適用できる。この
場合、他系用パイプラインは自系を除いた（ｎ−
１）個設けると各系専属となり、これは他系
MCUの動作を監視する等に有効である。即ち他
系MCUでの当該系のMSUへのアクセスはこの
（ｎ−１）個設けた他系用パイプラインに入つて
いるから、これを眺めることにより他系MCUの
状態を知ることができる。なお上述の説明からも
明らかなように自系用パイプライン例えばＬ１と
は自系の主記憶本例ではMSU０，MSU１に対す
る自系、他系を問わないCPUからのアクセスを
処理するものをいゝ、他系用パイプラインとは自
系CPUが発した、他系MCUに接続されたMSU
に対するアクセスを処理するものをいう。
発明の効果
以上説明したように本発明によればパイプライ
ンを自系用、他系用に分けたので自系の一方の
CPUが他系アクセスをしたために自系の他方の
CPUがアクセスを待たされるような事がなくな
り、複合システムの綜合的な処理能力を向上させ
ることができる。
ンを自系用、他系用に分けたので自系の一方の
CPUが他系アクセスをしたために自系の他方の
CPUがアクセスを待たされるような事がなくな
り、複合システムの綜合的な処理能力を向上させ
ることができる。
第１図は本発明が適用されるシステムを示すブ
ロツク図、第２図は記憶部制御装置の一例を示す
ブロツク図、第３図は本発明の実施例を示すブロ
ツク図である。 図面で、MCUは記憶部制御装置、CPUはアク
セス発生装置、MSUは主記憶装置、PL１，PL
１１は自系用パイプライン、PL２，PL１２は他
系用パイプラインである。
ロツク図、第２図は記憶部制御装置の一例を示す
ブロツク図、第３図は本発明の実施例を示すブロ
ツク図である。 図面で、MCUは記憶部制御装置、CPUはアク
セス発生装置、MSUは主記憶装置、PL１，PL
１１は自系用パイプライン、PL２，PL１２は他
系用パイプラインである。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と記憶装置とそれらの間に接続
されて中央処理装置からのメモリアクセス要求を
処理する記憶制御装置とを基本構成とし、該基本
構成の複数組を記憶制御装置間で接続したマルチ
プロセツサシステムであつて、 各記憶制御装置は、自系の中央処理装置からの
メモリアクセス要求が自系の記憶装置に対するも
のか他系の記憶装置に対するものかを判別し、他
系の記憶装置に対するものである時は他系の記憶
制御装置に該メモリアクセス要求を転送し、自系
の中央処理装置および他系の記憶制御装置から転
送される自系の記憶装置に対するメモリアクセス
要求を処理することを特徴とするマルチプロセツ
サ・システム。 ２ 上記複数の記憶制御装置は共通のクロツク信
号により同期動作することを特徴とする特許請求
の範囲第１項記載のマルチプロセツサ・システ
ム。 ３ 上記他系記憶制御装置に転送されたメモリア
クセス要求は、自系記憶制御装置においても該他
系の記憶制御装置と同期して保持され、該他系か
らの応答の待合せ制御に用いられることを特徴と
する特許請求の範囲第２項記載のマルチプロセツ
サ・システム。 ４ 上記各記憶制御装置は、自系の記憶装置に対
するメモリアクセス要求を処理するパイプライン
制御部と、他系の記憶制御装置に転送したメモリ
アクセス要求を保持するためのパイプライン制御
部とを備えることを特徴とする特許請求の範囲第
３項記載のマルチプロセツサ・システム。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247391A JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
| CA000469910A CA1221464A (en) | 1983-12-26 | 1984-12-12 | Data processor system having improved data throughput of multiprocessor system |
| DE8484402614T DE3484235D1 (de) | 1983-12-26 | 1984-12-17 | Datenverarbeitungssystem mit mehreren multiprozessorsystemen. |
| EP84402614A EP0147295B1 (en) | 1983-12-26 | 1984-12-17 | Data processing system including a plurality of multiprocessor systems |
| US06/682,316 US4718006A (en) | 1983-12-26 | 1984-12-17 | Data processor system having improved data throughput in a multiprocessor system |
| AU36857/84A AU554059B2 (en) | 1983-12-26 | 1984-12-18 | A data processor system having improved data throughput of multiprocessor system |
| BR8406678A BR8406678A (pt) | 1983-12-26 | 1984-12-21 | Sistema processador de dados incluindo uma pluralidade de sistemas multiprocessadores e processo para processamento de dados em uma unidade de controle de memoria fornecida em um sistema multiprocessador |
| KR1019840008243A KR890004995B1 (ko) | 1983-12-26 | 1984-12-21 | 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템 및 방법 |
| ES539033A ES8602272A1 (es) | 1983-12-26 | 1984-12-24 | Una instalacion de tratamiento de datos que incluye una pluralidad de dispositivos multiprocesadores. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247391A JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136850A JPS60136850A (ja) | 1985-07-20 |
| JPH039497B2 true JPH039497B2 (ja) | 1991-02-08 |
Family
ID=17162727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247391A Granted JPS60136850A (ja) | 1983-12-26 | 1983-12-26 | マルチプロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136850A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284660A (ja) * | 1987-05-16 | 1988-11-21 | Nec Corp | プロセッサ間通信方式 |
| GB2416130B (en) * | 2004-07-15 | 2008-12-17 | Elliott Tennis Courts Ltd | Construction material |
| JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
-
1983
- 1983-12-26 JP JP58247391A patent/JPS60136850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136850A (ja) | 1985-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4245301A (en) | Information processing system | |
| KR890004995B1 (ko) | 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템 및 방법 | |
| EP0196331A1 (en) | Method of and arrangement for ordering of multiprocessor operations in a multiprocessor system. | |
| AU7726081A (en) | Improved system for interrupt arbitration | |
| JPS62266642A (ja) | デ−タ処理装置 | |
| US5367701A (en) | Partitionable data processing system maintaining access to all main storage units after being partitioned | |
| JP2774675B2 (ja) | バスコントローラ | |
| JPS60136850A (ja) | マルチプロセッサ・システム | |
| JPH03238539A (ja) | メモリアクセス制御装置 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPS593775B2 (ja) | バス要求処理装置 | |
| JPS6240565A (ja) | メモリ制御方式 | |
| JPH0562384B2 (ja) | ||
| JPS5975354A (ja) | プロセッサ装置 | |
| JPS5834858B2 (ja) | デ−タ交換制御方式 | |
| JPS61118847A (ja) | メモリの同時アクセス制御方式 | |
| JPH0234062B2 (ja) | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki | |
| JPH0215152Y2 (ja) | ||
| JPH02291039A (ja) | メモリ制御システム | |
| JPS62120566A (ja) | マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式 | |
| JP3126129B2 (ja) | プライオリティ制御装置 | |
| EP1193606B1 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
| JP2964153B2 (ja) | データアクセス方式 | |
| JPH022178B2 (ja) | ||
| JPS6126104B2 (ja) |