JPH0269848A

JPH0269848A - 優先権決定方式

Info

Publication number: JPH0269848A
Application number: JP63222920A
Authority: JP
Inventors: Naoki Shinjo; 直樹新庄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-06
Filing date: 1988-09-06
Publication date: 1990-03-08
Anticipated expiration: 2010-11-15
Also published as: JPH07107677B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕複数の通信制御手段と、前記通信制御手段に繋がる複数
のアクセス源と、前記通信制御手段間を結ぶ一つの通信
線で構成され、一つのアクセス源が、前記通信線を用い
て、前記アクセス源が繋がる通信制御手段と異なる通信
制御手段に繋がるアクセス源と通信を行う情報処理装置
に於いて、前記通信線使用の待ち時間を短縮することを
目的とし、各通信制御手段の通信線使用の優先権を一定時間間隔毎
に順次割り当てる第一の優先順位手段と、前記各通信制
御手段が通信線使用の優先権を割り当てられたときに、
その通信制御手段に繋がる複数のアクセス源間の優先順
位を決定する、各通信制御手段毎に設けられた第二の優
先順位決定手段を有することを特徴とする優先権決定方
式。

〔産業上の利用分野〕

本発明は、情報処理装置の情報通信の際の通信線使用権
獲得、放棄の制御方式に関する。

〔従来の技術〕

中央処理装置を有する情報処理装置を複数個、それぞれ
拡張記憶制御装置に繋げ、前記拡張記憶制御装置間を結
び、前記中央処理装置の一つがある中央処理装置にアク
セスし、何等かの処理を行わせることがある。前記の処
理を行うことの目的は、ある中央処理装置に特定の動作
を行わせることにより、複数の情報処理装置からなるシ
ステムを効率よく使用することにある。

さて、通常、中央処理装置から中央処理装置へのデータ
通信は、前記中央処理装置を有する情報処理装置を複数
個繋げた拡張記憶制御装置内の通信制御回路と、前記通
信制御回路と異なる複数の情報処理装置を繋げた通信制
御装置間をデータ通信線で結ぶことにより、ある情報処
理装置と、前記情報処理装置が繋がる通信制御回路と異
なる通信制御回路に繋がる情報処理装置にデータを送る
ことを可能としている。

前記通信線は、情報処理装置の通信線接続部が限られて
いるため、−本のみ設けられている場合が多い。よって
、通信線が一木しか設けられていない場合、異なる情報
処理装置が同時に通信線を使用することは出来ない。そ
のために、通信線の使用権を管理する装置が設けられて
いる。前記装置は、全アクセス源の前記通信線の使用権
を一定時間間隔毎に順次割り当てるタイムスロット方式
％式％第４図は、従来の情報処理装置間の通信を行うシステム
全体の構成図、第５図は前記システム中の１系優先権制
御回路のブロック図、第６図は前記システムの動作時に
於けるタイムチャート図である。第４図中に於いて、１
゛はＯ系プロセッサ間通信制御回路、２″はＩ系プロセ
ッサ間通信制御回路、３はＯ系通信線制御回路、４は１
系通信線制御回路、７゛は０系優先権制御回路、８゛は
１系優先権制御回路、９〜１６はプロセッサエレメント
（以下、ＰＥと略す）で、　ＰＥＯ〜ＰＥ７の８個のプ
ロセッサエレメント（以下ＰＥＯ〜ＰＨ７と略す）があ
り、前記０系プロセッサ間通信制御回路１′にはＰＥ４
〜ＰＥ７が接続されている。１系プロセッサ間通信制御
回路２゛にはＰＥ４〜ＰＥ７が接続されている。

ＰＥは各々が独立した中央処理装置を有する計算機であ
る。１０１は通信線で、データの転送経路である。１０
２は同調信号線、１０３はビジー信号線（以下、　Ｂｕ
ｓｙ信号線と記す）である。

第５図中に於いて、２０〜２９．３５〜４２はレジスタ
、３０〜３４はゲートである。４３は加算器で＋１の加
算を行う。５４は４ビツトのコントロールレジスタでＯ
〜１５の数をカウントする。

５２はセレクタである。第５図は１系優先権制御回路８
°のブロック図であるが、０系優先権制御回路７゛　も
同様の構成とする。

第６図中に於いて、９０は前記コントロールレジスタが
カウントする数でコントロールタイミング（以下、タイ
ミング又は、カウンタと略す）、９１は前記コントロー
ルタイミングに割り当てられたＰＥＯ〜ＰＥ７の通信線
使用の優先権獲得と前記優先権の放棄のタイムスロット
である。各Ｐ［にっき、優先権の獲得、放棄のタイミン
グは１６τに一回づづ、つまり２τ毎にＰＥのタイムス
ロットが割り当てられている。２τ毎に割り当てるのは
、あるＰＥの通信権獲得の際に、前記ＰＥが繋がる優先
権制御回路と異なる優先権制御回路への、獲得を知らせ
るために、次のタイムスロットの間に時間をとっている
ためである。９２はＰＥ４通信線使用要求信号、９３は
ＰＥＩ通信線使用要求信号、９４はＰＥ５通信線要求信
号、９５はＰＨ２通信線使用要求信号（以下、ＰＥＩ、
ＰＥ２．ＰＥ４．ＰＥ５通信線使用要求信号をＲＥＱＩ
、　ＲＥＱ２．　ＲＥＱ４．　ＲＥＱ５信、号と略す）
、９６はＰＥ４通信線使用許可信号、９７はＰＥ１通信
線使用許可信号、９８はＰＥ２通信線使用許可信号（以
下、ＰＥＩ、ＰＥ２．ｒ’Ｈ４通信線使用許可信号を、
ＡＣＫｌ、　ＡＣＫ２．　ＡＣＫ４信号と略す）、９９
はｌ系ビジー信号（以下、ビジー信号をＢｕｓｙ信号と
記す）、１００はＯ系Ｂｕｓｙ信号である。Ｂｕｓｙ信
号とは、他系のプロセッサ間通信制御回路に通信線ｌＯ
１の使用を知らせる信号である。＾ＣＫＩ信号９７゜＾
Ｃに２信号９８．０系Ｂｕｓｙ信号１００は、０系プロ
セッサ間通信制御回路７°の、１系プロセッサ間通信制
御回路８′のレジスタ２６，２７．２９に該当するレジ
スタでのタイムチャート、ＩＩＥＱＩ信号９３、Ｒ［’
、Ｑ信号９５は、０系プロセッサ間通信制御回路７゛の
、１系プロセンサ間通信制御回路８゛のレジスタ２１．
２２に３亥当するレジスタでのタイムチャート、ＩＩＥ
Ｑ４信号９２．Ｉ’１ＥＱ４信号９４゜ＡＣＫ４信号９
６．１系Ｂｕｓｙ信号１００は、それぞれレジスタ２０
．２１，２５．２９でのタイムチャートである。

さて、（第５図参照）コントロールレジスタ５４は、数
を保持し、前記数が加算器４３によって＋１づつ加算さ
れた数を、加算される前の数に代わり保持する。前記コ
ントロールレジスタ５４は４ビツトのレジスタである。

従って、そのカウントは０〜１５で、前記カウントをセ
レクタ５２に入力し続ける。前記カウントが、０の時は
ＰＥＯ１２の時はＰＨ４，４の時はＰＥＩ、６の時はＰ
ＩＥ５．８の時はＰＥ２．１０の時はＰＥ６．１２の時
はＩ’Ｅ３．１４の時はＰＨ７がそれぞれ通信線使用権
の獲得と放棄を実行できる。前記カウントは常にセレク
タ５２に入力されておりセレクタ５２は通信線使用権の
獲得と放棄を管理している。また、コントロールレジス
タ５４の数は、同調信号綿１０２を通して、０系優先権
制御回路７′に送られ、そのカラン）・をあわせている
。０系と１系のカウントを参照し、異なれば、訂正する
装置が設けられている（図示せず）。

レジスタ２０〜２３には、それぞれＰＥ４〜ＰＨ７から
のＲＥＱＥ号が入力され、セレクタ５２に入力される。

また、レジスタ２５〜レジスタ２８には、ＡＣＸ信号が
それぞれ、セレクタ５２から入力され、更にゲート３０
〜３３にＢｕｓｙ信号が入力されていなけば、前記ＡＣ
Ｋ信号はレジスタ３５〜３８を経て、それぞれＰＥ４〜
ＰＨ７に入力される。

前記セレクタ５２は、ｌ系のＰＨが通信線１０１の使用
権を得ている時に、１系Ｂｕｓｙ信号９９をレジスタ２
９を経て、出力する。前記１系Ｂｕｓｙ信号９９は、０
系優先権制御回路のセレクタに人力される。従って、前
記０系のセレクタは、ＡＣＫ信号、Ｂｕｓｙ信号を出力
しない。つまり、０系のＰＥに通信線使用権を与えない
。Ｂｕｓｙ信号の入力が停止すれば、タイムスロットに
従い、ＰＥに優先権をあたえる。仮に、０系のセレクタ
がＡＣＫ信号、０系Ｂｕｓｙ信号ｌＯＯを出力しても、
ゲート３０〜３４に対応する０系のゲートに１系Ｂｕｓ
ｙ信号９９が入力されれば、Ａ（Ｊ信号、０系Ｂｕｓｙ
信号１００は前記ゲートで出力されなくなる。

またセレクタ５２から出力される１系Ｂｕｓｙ信号９９
は、レジスタ２９を経た後前記セレクタ５・２にも入力
することによって、前記セレクタ５２は、通信線を使用
している１系ＰＥ以外の、１系ＰＥに通信線使用権を与
えない。前記経路は、レジスタ２９から直接入力する経
路と、レジスタ４０，４１゜４２を経る経路がある。

また、移動されるデータは、０系通信線制御回路３．１
系通信線制御回路４を経て、移動する。

以上、各装置の名称と、筒車な動作と役割を説明した。

以下、前記図面に従い、従来の技術を説明する。

ＰＥｌ、ＰＥ２．ＰＥ４．ＰＥ５は通信線１０１を使用
し、他のＰＥに、つまり０系のＰＲであれば１系に繋が
る何れかのＰＲに、ｌ系のＰＥであれば０系に繋がる何
れかのＰＥに何らかの処理を行わせたい場合を仮定する
。ＰＥＩ、ＰＥ２．ＰＥ４．ＰＥ５はそれぞれ、ＲＥＱ
ＩＥ号９３、ＲＥ口２信号９５をＯ系優先権制御回路７
°に、ＲＥ口４信号９２、ＲＥＱ５Ｅ号９４を０系優先
潅制御回路８”に入力する。

コントロールレジスタ５４の数は、常にセレクタ５２に
入力されている。（第５図参照）セレクタに入力された
数のタイミングがＯの時（第６図タイムチャート参照）
に、前記ＰＥＩ、Ｐε２は、それぞれＲＥ旧倍信号９３
ＲＥΩ２信号９５を０系便先権制御回路７゛に、ＰＥ４
．ＰＥ５は、ＲＥΩ４信号９２、ＲＥＱ５Ｅ号９４を１
系優先権制御回路８゛に入力したとする。

ＲＥ口４信号９２、ｌ？Ｅ口５信号９４はそれぞれレジ
スタ２０．２１に入力された後、セレクタ５２に入力さ
れる。前記信号の入力は、通信線使用権が獲得される迄
、続けられる。タイミング２の時、ＰＥ４に優先権があ
るので、セレクタ５２は、　ＡＣＫ４信号をレジスタ２
５に入力する。ゲート３０には、Ｏ系Ｂｕｓｙ信号１０
０が入力されていないので、ゲート３０を通り、レジス
タ３５を通じてＰＥ４に許可を出す。またレジスタ２５
からは、１系通信線制御回路４にＰＥ４の通信線使用線
獲得が知らせられる。前記１系通信線制御回路４は、Ｐ
Ｅ４の通信線使用を制御し、ＰＥ４は通信線１０１．０
系通信制御回路３を経て、ＰＥ０−ＰＥ３の何れかにデ
ータを送る。

さて、セレクタ５２からＡＣＫ４信号９６がだされた時
に、セレクタ５２は１系Ｂｕｓｙ信号９９を、レジスタ
２９、ゲート３４、レジスタ３９を通じて、ｌ系優先権
制御回路７゛のレジスタ２４に相当する０系優先権制御
回路８゛のレジスタに入力する。

一方、０系優先権制御回路７゛では、タイミング４時に
、ＰＥ１にＡ（Ｊｌ信号９７とＯ系Ｂｕｓｙ信号１００
を出す（第６図のタイムチャート図参照）。つまり、１
系Ｂｕｓｙ信号９９が、０系優先権制御回路に入力され
る前に、ＰＥＩの優先権のタイミング時なったので、０
系擾先権制御回路７″のセレクタは、０系のＰＥＩの前
記タイミング時にＡＣに１信号を出した訳である。しか
し、前記１系Ｂｕｓｙ信号９９が、０系優先権制御回路
の１系のゲート３１とゲート３４に対応するゲートに入
力されて、前記ＡＣＫＩ信号９７とＯ系Ｂｕｓｙ信号１
００は停止する。０系のセレクタにも、前記１系Ｂｕｓ
ｙ信号９９が入力されて、前記０系のセレクタは、０系
Ｂｕｓｙ信号１００の出力を停止する。

通信線使用権を獲得したＰＥ４はｌ系通信線制御回路４
、通信線１０１．０系通信線制御回路３を介して、ＰＥ
Ｏ〜ＰＥ３の何れかに、何らかのデータを送る。

前記ＰＩＥ４は、タイミング１２の時に、通信を終了し
、ＲＥＱ４信号９２を停止したとする。その後、タイミ
ング２の時に、ＰＥ４の優先権放棄のタイムスロットに
なるので、セレクタ５２は＾ＣＫ４信号９６と、１系Ｂ
ｕｓｙ信号９９の出力を停止する。１系Ｂｕｓｙ信号９
９の、セレクタへの入力の停止は、０系は３τ後、１系
はレジスタ４０，４１．４２があるので４τ後になる。

これは、レジスタを３つ設けることにより、１系セレク
タ５２への１系Ｂｕｓｙ信号９９の入力停止を遅らせる
。１系Ｂｕｓｙ信号９９の停止は、０系セレクタまで到
達するのに３τかかるので、１系セレクタ５２への１系
Ｂｕｓｙ信号９９停止を遅らすことにより、通信線使用
権の獲得を１系と０系で均等にしている。

そこで、セレクタ５２は、ＰＥ４の通信線使用権から解
放される。そして、次のタイミング８で、０系のＰＨ２
が通信線使用権を獲得する。

［発明が解決しようとする課題］以上、従来の通信線使用権獲得の過程を説明した。

さて、Ｏ系と１系の優先権制御回路があり、各々の前記
制御回路に４つのＰＥがあるとし、前記０系と１系を結
ぶ通信線は１本しかない場合、上記で示したように、各
ＰＥは、１６τに一度、優先権の獲得、解放のタイミン
グが与えられている。従って、あるＰＲが通信線使用要
求を出し、他のＰＥが通信線使用要求を出していなくて
も、通信線使用権の獲得に最大１５τ、平均７．５　τ
待たされる事になる。つまり、通信線使用権の要求から
、許可がでるまでの時間が長い。

更に、あるＰＥが通信を終えても、前記ＰＥが通信線使
用権を放棄するのは、通信終了後では無く、前記タイム
スロットで与えられた通信線使用権解放のタイミング時
である。

これは、ＰＥの通信線使用権の獲得を、前記ＰＥ間に均
等な機会を与えるためである。つまり、あるＰＥが通信
を終了した直後に、前記通信線の使用権を放棄すれば、
放棄後４τ後に、前記ＰＲが繋がれている優先権制御回
路と異なる優先権制御回路のＰＥが通信線使用権を獲得
する。しかし、全てのＰＥが、頻繁に通信線使用の要求
を出している場合、あるＰＥが通信を終了した直後に、
前記通信線の使用権を放棄すると言う方法では、通信線
使用権獲得の回数が、ＰＥによって大きく異なる現象が
生じることがある。

つまり、あるＰＥが通信を終えたら、通信終了後では無
く、前記タイムスロットで与えられたタイミングで通信
線使用権を放棄すると言う方法であれば、全てのＰＥが
頻繁に通信線の使用権を要求している場合、あるＰＥが
通信線使用権放棄後、次に通信線使用権を獲得するＰＥ
は必然的に決定する。

よって、全てのＰ［！が、均一に使用権を獲得すること
が出来る。しかし、あるＰＥが通信を終了した直後に、
前記通信線の使用権を放棄すると言う方法では、通信線
使用権を要求しても、使用権が得られない場合が生じる
のである。

従って、あるＰＥが通信を終えたら、通信終了後では無
く、前記タイムスロットで与えられたタイミングで通信
線使用権を放棄すると言う方法が取られている。しかし
、前記方法では、通信終了から、通信線使用権の放棄ま
で、最大１５τ、７゜５τかかる。つまり、通信終了か
ら、通信線使用権の放棄までの時間が長い。

さて、これまで、Ｏ系と１系の優先権制御回路があり、
各々の前記制御回路に４つのプロセッサエレメント（Ｐ
Ｒ）があるとし、前記０系と１系を結ふ通信線は１本し
かない場合に限って話を進めてきた。然し、実際前記の
場合よりも、ＰＲが多い時は、タイムスロッ１−に害す
リ当てられる数は、当然ＰＥと同数の数であるから、タ
イムスロットに割当てられる数は当然多くなる。従って
、タイムスロットが−回りする時間は、前記の場合より
も当然長い。従って、通信線使用権獲得までの待ち時間
も、当然長くなる。

また、０系と１系の優先権制御回路があり、各々の前記
制御回路に４つのＰＥが繋げる事が可能ではあるが、つ
まり、８個のＰＥを繋げる事ができるが、実際それ以下
の数のＰＥが繋げられている場合を考える。前記の場合
は８個のタイムスロットの割当が可能ではあるが、ＰＩ
Ｅの数はそれ以下なので、８個のタイミングの幾つかは
、空きの状態に成っている。よって、空きのタイミング
時は、どのＰ［！に対しても待ち時間になってしまう。

以上、述べた様に複数のＰＥを配下に持つ、複数の制御
装置からなるシステムに於いて、データ通信線の使用権
を、調停する場合、ＰＥを固定のタイムスロットに割り
つける上記の方法によれば、ＰＨが通信線使用のＲＥＱ
信号を出してから、実際データ転送出来るまでの平均待
ち時間が、非常に長くなる。

近年、複数のＰＨを配下に持つ、複数の制御装置と前記
制御装置間を結ぶデータ通信線を有するシステムに於い
て、データ通信線の使用頻度は年々増加している。しか
し、前記通信線の使用権の調停にかかる時間は長く、特
に待ち時間の短縮が要求されている。

従って、本発明の目的は、通信線使用権のＲＥＩＩ信号
を発行してから、データ転送を開始できるまでの待ち時
間を短縮し、上記課題を悉く解決することにある。

〔課題を解決するための手段〕

複数の通信制御手段と、前記通信制御手段に繋がる複数
のアクセス源と、前記通信制御手段間を結ぶ一つの通信
線で構成され、一つのアクセス源が、前記通信線を用い
て、前記アクセス源が繋がる通信制御手段と異なる通信
制御手段に繋がるアクセス源と通信を行う情報処理装置
に於いて、各通信制御手段の通信線使用の優先権を一定
時間間隔毎に順次割り当てる第一の優先順位手段と、前
記各通信制御手段が通信線使用の優先権を割り当てられ
たときに、その通信制御手段に繋がる複数のアクセス源
間の優先順位を決定する、各通信制御手段毎に設けられ
た第二の優先順位決定手段をもうける構成とする。

〔作用］本発明によれば、複数のアクセス源が繋がる通信制御手
段毎に、通信線使用の優先権をタイムスロットで決め、
前記通信線制御手段に繋がる複数のアクセス源は、予め
決められた優先順位があり、前記タイムスロットの優先
権と優先順位から通信線使用権を決定する。

つまり、タイムスロットに割り当てられる数は、アクセ
ス源の総数では無く、前記通信線制御手段の数となる。

従来のタイムスロットに割り当てられる数は、アクセス
源の総数であった。従って、本発明のタイムスロットで
の割り当ては、従来に比べ非常に少なくなる。従って、
タイムスロットの周期が短くなり、必然的に優先権獲得
までの待ち時間は短縮される。

〔実施例〕

第１図は、本発明の一実施例である情報処理装置間の通
信を行うシステム全体の構成図、第２図は前記システム
中のｌ系優先権制御向路のブロック図、第３図は前記１
系優先権制御回路の動作時に於けるタイムチャート図で
ある。

第１図中に於いて、１はＯ系プロセッサ間通信制御回路
、２は１系プロセッサ間制御回路、３は０系通信線制御
回路、４は１系通信線制御回路、５はＯ系優先順位テー
ブル、６はｌ系優先順位テーブル、７は０系優先権制御
回路、８は１系優先権制御回路である。

第２図中に於いて、５４は２ビツトのコントロールレジ
スタで０〜３の数をカウントする。５１はセレクタ、６
１は優先順位置き換え装置、６２ば優先順位記憶装置で
ある。

第３図中に於いて、７０は前記コントロールレジスタが
カウントする数で、コントロールタイミング（以下、タ
イミングと略す）、７１は前記タイミングに割り当てら
れたＯ系と１系に繋がるＰＥの通信線使用権獲得と前記
使用権放棄のタイムスロットである。０系と１系の優先
権の獲得、放棄のタイミングは４τに一回づづ与えられ
る。７２はＰＨ４通信線使用要求信号、７３はＰＥＩ通
信線使用要求信号、７４はＰＥ５通信線要求信号、７５
はＰＥ２通信線使用要求信号（以下、ＰＥＩ、　ＰＥ２
．　ＰＥ４、ＰＨ５通信線使用要求信号をＲＥＱＩ、　
ＲｕＯ２，ＲｕＯ４゜ＲＥＱ５信号と略す）、７６はＰ
Ｒ４通信線使用許可信号、７７はＰＨ１通信線使用許可
信号、７８はＰε２通信線使用許可信号（以下、ＰＥＩ
、ＰＥ２．ＰＥ　４通信線使用許可信号を、ＡＣＫＩ、
　ＡＣＫ２．　ＡＣＫ４信号と略す）、７９は１系Ｂｕ
ｓｙ信号、８０はＯ系Ｂｕｓｙ信号である。

８１は０系優先順位、８２はｌ系優先順位である。

前記優先順位は、優先順位記憶装置６２に保持される。

また、ＡＣＫＩ信号７７．０系Ｂｕｓｙ信号８０は、Ｏ
系プロセッサ間通信制御回Ｂ７”の、１系プロセッサ間
通信制御回路８゛のレジスタ２６．２９に８亥当するレ
ジスタでのタイムチャート、ＲＥロ１イ言号７３．ＲＥ
Ｑ２信号７５は、０系プロセッサ間通信制御回路７゛の
、１系プロセッサ間通信制御回路８゛のレジスタ２１．
２２に該当するレジスタでのタイムチャート、ｉ？ｌＥ
口４信号１２．ＲＥロ５信号７４、　ＡＣＫ４信号７６
、ＡＣＫ５信号７８，１系Ｂｕｓｙ信号７９は、それぞ
れレジスタ２０．２１，２５，２６゜２９でのタイムチ
ャートである。

第１図、第２図に於いて、第４図、第５図と番号が同じ
ものは、名称、機能は同様とする。また、Ｂｕｓｙ信号
、ＡＣＫ信号、ＲＥＱ信号とセレクタ、レジスタ、ゲー
トの作用で特に断りのない物も同様とする。コントロー
ルレジスタ５３のカウントは０〜４をカウントし、０の
時は０系に繋がるＰＥ、２の時は１系に繋がるＰＥがそ
れぞれ優先権の獲得と放棄ができる。前記カウントは常
にセレクタ５１に入力されておりセレクタ５１は上記Ｏ
系とＩ系の優先権を管理している。また、優先順位記憶
装置６２から１系に繋がるＰＨの優先順位が記憶されて
おり、その情報は常にセレクタ５１に入力されている。

１系に繋がるＰＥに優先権があるタイムスロット時であ
れば、セレクタ５１は、ＲＥＱ信号を発信しているＰＨ
の中で、前記優先順位の最も高いＰＥに、通信線使用権
を与える。更に、−度前記通信線使用権を獲得したＰＥ
は、最下位の優先順位におかれ、他のＰＥは−づつ優先
順位が上がる。

以上、各部の名称と機能を簡単に説明した。以下、図面
に従い、本発明の一実施例の動作を説明する。

ＰＨＩ、ＰＨ２，ＰＥ４．ＰＩ？５は通信線１０１を使
用し、他の中央処理装置に、つまり０系に繋がるＰＥで
あれば、１系に繋がる何れかの中央処理装置に、１系に
繋がるＰＥであれば、０系に繋がる何れかの中央処理装
置に何らかの処理を行わせたい場合を仮定する。ＰＥＩ
、ＰＥ２．ＰＥ４．ＰＥ５はそれぞれ、ＲＥロ１信号７
３、ＲＥＱ２信号７５をＯ系優先権制御回路７に、ｌ？
Ｅロ４信号７２、ＲＥＱ５信号７４を、１系優失権制御
回路８に入力する。

タイミングがＯの時に前記ＰＥＩ、ＰＥ２．ＰＥ４．Ｐ
Ｅ５がそれぞれＲＥＱ信号を出したとする。ＰＥＩ、Ｐ
Ｅ２は、ＲＥＱＩ信号７３．ＲＥＱ２信号７５をＯ系優
先権制御回路７に入力する。同様に、ＰＩＥ４．ＰＥ５
は、１７ＥＱ４信号７２、ＲＥＱ５信号７４を０系優先
権制御回路７に入力する。

第２図は、１系優先権制御回路のブロック図である。Ｒ
ＥＱ４信号７２とＲＥＱ５信号７４のみブロンク図で説
明する。前記２つの信号はそれぞれレジスタ２０．２１
に人力された後、セレクタ５１に入力される。前記ＲＥ
Ｑ４信号７２とＲＥＱ５信号７４は、ＰＥ４．ＰＥ５が
通信線１０１の使用権を獲得するまで、セレクタ５１に
入力され続ける。またこの時の、１系優先順位８２はＰ
Ｅ４．　ＰＥ５．　ＰＥ６．　ＰＥ７の順である。

さて、タイミング２の時（第６図参照）、１系優先権制
御回路８に繋がるＰＥに優先権がある。前記１系優先順
位８２は常にセレクタ５１に入力されている。前記ｌ系
優先権制御回路８に繋がるＰＥに優先権がある時、つま
り、タイミング２の時に、セレクタ５１は、前記ｌ系擾
先順位８２を参照し、ＰＥ４が最も、優先順位が高いの
で、ＡＣＫ４信号７６をレジスタ２５、ゲート３０、レ
ジスタ３５を通じてＰＨ４に入力する。

前記ＡＣＫ　４信号７６がレジスタ３５から出力される
時に、ＰＥ４への出力と同時に、１系優先順位テーブル
６の優先順位置き換え装置６１に、ＡＣＫ４信号７６が
入力され、ＰＥ４が通信線使用権をとったと言うこと伝
える。その後、前記優先順位置き換え装置６１は、優先
順位記憶装置６２の通信線使用権の優先順位を書き換え
、ＰＨ４，ＰＥ５．ＰＥ６．ＰＥ７の優先順位をＰＥ５
　、　ＰＨ６、ＰＨ７、ＰＥ４にするつまり、通信線使
用権を獲得したＰＥは最低の優先順位になり、その他の
ＰＨの優先順位は一つずつあがる。これにより、特定の
ＰＥが続けて優先権を獲得することはない。

一方、レジスタ２５からは１系通信線制御回路７にＰＥ
４の通信線使用線獲得を知らせる信号が送られる。

前記セレクタ５１からＡＣＫ４信号７６がだされた時に
、セレクタ５■は１系Ｂｕｓｙ信号７９を、レジスタ２
４、ゲート３４、レジスタ３８を通じてＯ系優先権制御
回路７に入力する。また、セレクタ５１にも入力される
。この動作の意味は、従来と同様である。

さて、通信線使用権を獲得したＰＥ４は、従来同様、１
系通信線制御回路４、通信線１０１．０系通信線制御回
路３を介して、ＰＥＯ〜ＰＥ３の何れかに、何らかのデ
ータを送る。

前記ＰＥ４は、タイミングＯの時に、通信を終了し、Ｒ
ＥＱ４信号７２を停止したとする。その後、タイミング
２の時に、１系優先権制御回路８に繋がるＰＥの優先権
放棄のタイムスロットになるので、セレクタ５１はＡＣ
Ｋ４信号７６と、ｌ系Ｂｕｓｙ信号７９の出力を停止す
る。

１系Ｂｕｓｙ信号７９の、セレクタへの入力の停止は、
０系は前記ｌ系Ｂｕｓｙ信号７９の出力停止の３τ後、
１系は４τ後である。そこで、セレクタ５１は、ＰＥ４
の通信線使用権から解放される。

そして、タイミングＯで、０系に繋がるＰＥが通信線使
用の優先権を有しているので、０系優先順位８１よりＰ
［！１が通信線使用権を獲得する。

さて、ＰＥ４がＲＥＱ４信号発信時に、ＰＥ４の優先順
位は、先頭であった。しかし、１系のタイムスロットの
割り当て時に、仮にＰＨ４が優先順位が最高で無くても
、他の１系ＰＩＥがＲＥＱ信号を発信してなければ、Ｐ
Ｅ４が通信線使用権を獲得する。つまり、ある系のタイ
ムスロット割り当て時に、前記系に繋がるＰＥでＲＥＱ
信号を出している物の中で、最も優先順位が高いものが
通信線使用権を獲得する。

以上、本発明の一実施例を説明した。実施例では、プロ
セッサ間通信制御回路に繋がるＰＥが４つの場合を例に
説明したが、これに限るものではない。またプロセッサ
間通信制御回路が２つで、その間に１本の通信線が通る
場合を説明したが、これにも限るものでは無く、プロセ
ッサ間通信制御回路が何台あってもかまわない。

本発明は、プロセッサ間通信制御回路に、優先順位系と
若干の論理回路だけを追加することで実現できる。

以上、実施例に従い、本発明を説明したが、本発明は本
発明の要旨に従い、種々の変形が可能であり、本発明は
それらを排除するものではない。

〔効果〕

本実施例の、タイムスロットでは、０系プロセッサ間通
信制御回路に繋がるＰＩＥ、　　１系プロセッサ間通信
制御回路に繋がるＰＥの２つのＰＥの集合に分けて行っ
ている。従って、あるＰＨがＲＥ口倍信号発信し、他の
ＰＥは通信線使用を要求していないときは、通信線使用
権の獲得までに、最大３τしかかからない。

また、ＰＥの通信終了から、通信線使用権の放棄までの
時間も、タイムスロットは４τ周期なので、前記同様、
最大３τしかかからない。

また、仮に、１系プロセッサ間通信制御回路２に繋がる
ＰＥが４つで無くても、タイムスロット割り当てには、
影響しない。これは、タイムスロットでは、０系プロセ
ッサ間通信制御回路に繋がるＰＥ、　　１系プロセンサ
間通信制御回路に繋がるＰＥの２つのＰＥの集合に分け
て行っているからである。

本発明は、少量の装置の増加によって、通信線使用要求
発行から、前記使用権発行までの時間を大幅に短縮する
ことができる９

【図面の簡単な説明】

第１図は、本発明の一実施例である情報処理装置間の通
信を行うシステム全体の構成図、第２Ｖは前記システム
中の１系優先権制御回路のブロック図、第３図は前記１
系優先権制御回路の動作時に於けるタイムチャート図、
　第４図は、情報処理装置間の通信を行うシステム全体
の構成図、第５図は前記システム中の１系優先権制御回
路のブロック図、第６図は前記１系優先権制御回路８゛
の動作時に於けるブロック図である。１．１”　・・・０系プロセッサ間通信制御回路２２°
　・・・１系プロセッサ間制御回路３・・・０系通信線
制御回路４・・・１系通信線制御回路５・・・０系優先順位テーブル６・・・１系優先順位テーブル７・・・０系優先権制御回路８・・・１系優先権制御回路

Claims

【特許請求の範囲】

複数の通信制御手段と、前記通信制御手段に繋がる複数
のアクセス源と、前記通信制御手段間を結ぶ一つの通信
線で構成され、一つのアクセス源が、前記通信線を用い
て、前記アクセス源が繋がる通信制御手段と異なる通信
制御手段に繋がるアクセス源と通信を行う情報処理装置
に於いて、各通信制御手段の通信線使用の優先権を一定
時間間隔毎に順次割り当てる第一の優先順位手段と、前
記各通信制御手段が通信線使用の優先権を割り当てられ
たときに、その通信制御手段に繋がる複数のアクセス源
間の優先順位を決定する、各通信制御手段毎に設けられ
た第二の優先順位決定手段を有することを特徴とする優
先権決定方式。