JPH0559604B2 - - Google Patents
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- JPH0559604B2 JPH0559604B2 JP62165652A JP16565287A JPH0559604B2 JP H0559604 B2 JPH0559604 B2 JP H0559604B2 JP 62165652 A JP62165652 A JP 62165652A JP 16565287 A JP16565287 A JP 16565287A JP H0559604 B2 JPH0559604 B2 JP H0559604B2
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- 230000000295 complement effect Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅器に関し、特にパワーダウン
機能を有するCMOS集積回路化された演算増幅
器に関する。
機能を有するCMOS集積回路化された演算増幅
器に関する。
CMOS集積回路にはその低消費電力であると
いう利点を最大限に生かすためパワーダウン機能
が付与されることが多い。又、集積回路の外部端
子節減のため入出力兼用端子を使用することも行
なわれている。
いう利点を最大限に生かすためパワーダウン機能
が付与されることが多い。又、集積回路の外部端
子節減のため入出力兼用端子を使用することも行
なわれている。
第２図は、このようなパワーダウン機能及び入
出力兼用端子を有する従来の演算増幅器の回路図
である。パワーダウン制御信号入力端子１１に
“Ｈ”レベルの電圧が印加されるとpMOST Ｍ１
６はオフ、nMOST Ｍ１５はオンとなり、
pMOST Ｍ１４及びnMOST Ｍ１３のゲートと
それぞれのドレインと同電位となり、nMOST
Ｍ１２に所定の電流が流れ、従つて差動増幅回路
４とレベルシフト回路５にそれぞれバイアス電流
が供給される。差動増幅回路４は逆相入力信号端
子１０、正相入力信号端子９間の差信号を増幅す
る正常動作を行う。コンプリメンタリ型の出力回
路６を構成するpMOST M8及びnMOST Ｍ９
のゲートはそれぞれ差動増幅回路４の出力端及び
レベルシフト回路５の出力端に接続され、
pMOST Ｍ１７はオフ、帰還回路のnMOST Ｍ
１０及びpMOST Ｍ１１はオンなので、出力回
路６は正常動作を行う。又nMOST Ｍ１８及び
pMOST Ｍ１９はともにオンなのでアナログス
イツチ８は導通し、入出力兼用端子１２は出力端
子として使用できる。次に、パワーダウン制御信
号入力端子１１に“Ｌ”レベルの信号が印加され
るとpMOST Ｍ１６はオン、nMOST Ｍ１５は
オフとなり、pMOST Ｍ１４がオフとなるので
nMOST Ｍ５，Ｍ６もオフとなる。pMOST Ｍ
１７はオンとなつて、pMOST Ｍ８はゲート電
圧が上昇してオフとなる。このようにしてバイア
ス電圧発生回路３、差動増幅回路４、レベルシフ
ト回路５及び出力回路６は全てパワーダウン状態
となる。又、このとき、アナログスイツチ８は非
導通なので入出力兼用端子１３は入力端子として
使用できる。
出力兼用端子を有する従来の演算増幅器の回路図
である。パワーダウン制御信号入力端子１１に
“Ｈ”レベルの電圧が印加されるとpMOST Ｍ１
６はオフ、nMOST Ｍ１５はオンとなり、
pMOST Ｍ１４及びnMOST Ｍ１３のゲートと
それぞれのドレインと同電位となり、nMOST
Ｍ１２に所定の電流が流れ、従つて差動増幅回路
４とレベルシフト回路５にそれぞれバイアス電流
が供給される。差動増幅回路４は逆相入力信号端
子１０、正相入力信号端子９間の差信号を増幅す
る正常動作を行う。コンプリメンタリ型の出力回
路６を構成するpMOST M8及びnMOST Ｍ９
のゲートはそれぞれ差動増幅回路４の出力端及び
レベルシフト回路５の出力端に接続され、
pMOST Ｍ１７はオフ、帰還回路のnMOST Ｍ
１０及びpMOST Ｍ１１はオンなので、出力回
路６は正常動作を行う。又nMOST Ｍ１８及び
pMOST Ｍ１９はともにオンなのでアナログス
イツチ８は導通し、入出力兼用端子１２は出力端
子として使用できる。次に、パワーダウン制御信
号入力端子１１に“Ｌ”レベルの信号が印加され
るとpMOST Ｍ１６はオン、nMOST Ｍ１５は
オフとなり、pMOST Ｍ１４がオフとなるので
nMOST Ｍ５，Ｍ６もオフとなる。pMOST Ｍ
１７はオンとなつて、pMOST Ｍ８はゲート電
圧が上昇してオフとなる。このようにしてバイア
ス電圧発生回路３、差動増幅回路４、レベルシフ
ト回路５及び出力回路６は全てパワーダウン状態
となる。又、このとき、アナログスイツチ８は非
導通なので入出力兼用端子１３は入力端子として
使用できる。
上述した従来の演算増幅器は、出力回路の
pMOST側にのみバイアス電圧制御用のトランジ
スタＭ１７がついているので対称性が完全でなく
非対称歪が発生する欠点のほか、出力回路と入出
力兼用端子間に挿入されたアナログスイツチの導
通時の抵抗により利得が低下する欠点もある。
pMOST側にのみバイアス電圧制御用のトランジ
スタＭ１７がついているので対称性が完全でなく
非対称歪が発生する欠点のほか、出力回路と入出
力兼用端子間に挿入されたアナログスイツチの導
通時の抵抗により利得が低下する欠点もある。
本発明の演算増幅器は、パワーダウン制御信号
を受けてバイアス電圧の発生を停止するバイアス
電圧発生回路と、前記バイアス電圧発生回路の出
力電圧で駆動される第１の定電流源を備え、所定
の入力信号を増幅する差動増幅回路と、前記差動
増幅回路の出力信号で制御されるレベルシフトト
ランジスタ、前記パワーダウン制御信号を受けて
非導通となる第１のトランジスタ及び前記バイア
ス電圧発生回路の出力電圧で駆動される第２の定
電流源を直列接続してなるレベルシフト回路と、
前記差動増幅回路の出力信号及び前記レベルシフ
ト回路の出力信号をそれぞれ供給される互いに導
電型を異にする第２のトランジスタ及び第３のト
ランジスタを含むコンプリメンタリ型の出力回路
と、前記パワーダウン制御信号を受けて非導通と
なるCMOSアナログスイツチ及び帰還容量から
なり、前記出力回路の出力端と前記差動増幅回路
の出力端との間に挿入された帰還回路と、前記パ
ワーダウン制御信号を受けて前記第２のトランジ
スタ及び前記第３のトランジスタをそれぞれ非導
通状態にバイアスする第４のトランジスタ及び第
５のトランジスタとを含んでなるものである。
を受けてバイアス電圧の発生を停止するバイアス
電圧発生回路と、前記バイアス電圧発生回路の出
力電圧で駆動される第１の定電流源を備え、所定
の入力信号を増幅する差動増幅回路と、前記差動
増幅回路の出力信号で制御されるレベルシフトト
ランジスタ、前記パワーダウン制御信号を受けて
非導通となる第１のトランジスタ及び前記バイア
ス電圧発生回路の出力電圧で駆動される第２の定
電流源を直列接続してなるレベルシフト回路と、
前記差動増幅回路の出力信号及び前記レベルシフ
ト回路の出力信号をそれぞれ供給される互いに導
電型を異にする第２のトランジスタ及び第３のト
ランジスタを含むコンプリメンタリ型の出力回路
と、前記パワーダウン制御信号を受けて非導通と
なるCMOSアナログスイツチ及び帰還容量から
なり、前記出力回路の出力端と前記差動増幅回路
の出力端との間に挿入された帰還回路と、前記パ
ワーダウン制御信号を受けて前記第２のトランジ
スタ及び前記第３のトランジスタをそれぞれ非導
通状態にバイアスする第４のトランジスタ及び第
５のトランジスタとを含んでなるものである。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の回路図である。
この実施例は、パワーダウン制御信号入力端子
１１の電圧が“Ｌ”レベルになるとバイアス電圧
の発生を停止するバイアス電圧発生回路３の出力
電圧で駆動されるnMOST Ｍ５からなる第１の
定電流源を備え、正相信号入力端子９と逆相信号
入力端子１０との間に加わる入力信号を増幅する
差動増幅回路４と、差動増幅回路４の出力信号で
制御されるレベルシフトトランジスタＭ７、パワ
ーダウン制御信号入力端子１１の電圧が“Ｌ”レ
ベルになると非導通となるnMOST Ｍ２０（第
１のトランジスタ）及びバイアス電圧発生回路３
の出力電圧で駆動されるnMOST Ｍ６からなる
第２の定電流源を直列接続してなるレベルシフト
回路５と、差動増幅回路４の出力信号及びレベル
シフト回路５の出力信号をそれぞれ供給される
pMOST−Ｍ８及びnMOST Ｍ９を含むコンブ
リメンタリ型の出力回路６と、パワーダウン制御
信号入力端子１１の電圧が“Ｌ”レベルになると
非導通となるpMOST Ｍ１０とnMOST Ｍ１１
とからなるCMOSアナログスイツチ及び帰還容
量Ｃからなり、出力回路６の出力端と差動増幅回
路４の出力端との間に挿入された帰還回路７と、
パワーダウン制御信号入力端子１１の電圧が
“Ｌ”になるとpMOST Ｍ８（第２のトランジス
タ）及びnMOS Ｍ９（第３のトランジスタ）を
それぞれ非導通状態にバイアスするpMOST Ｍ
２１（第４のトランジスタ）及びnMOST Ｍ２
２（第５のトランジスタ）とを含んでなるもので
ある。
１１の電圧が“Ｌ”レベルになるとバイアス電圧
の発生を停止するバイアス電圧発生回路３の出力
電圧で駆動されるnMOST Ｍ５からなる第１の
定電流源を備え、正相信号入力端子９と逆相信号
入力端子１０との間に加わる入力信号を増幅する
差動増幅回路４と、差動増幅回路４の出力信号で
制御されるレベルシフトトランジスタＭ７、パワ
ーダウン制御信号入力端子１１の電圧が“Ｌ”レ
ベルになると非導通となるnMOST Ｍ２０（第
１のトランジスタ）及びバイアス電圧発生回路３
の出力電圧で駆動されるnMOST Ｍ６からなる
第２の定電流源を直列接続してなるレベルシフト
回路５と、差動増幅回路４の出力信号及びレベル
シフト回路５の出力信号をそれぞれ供給される
pMOST−Ｍ８及びnMOST Ｍ９を含むコンブ
リメンタリ型の出力回路６と、パワーダウン制御
信号入力端子１１の電圧が“Ｌ”レベルになると
非導通となるpMOST Ｍ１０とnMOST Ｍ１１
とからなるCMOSアナログスイツチ及び帰還容
量Ｃからなり、出力回路６の出力端と差動増幅回
路４の出力端との間に挿入された帰還回路７と、
パワーダウン制御信号入力端子１１の電圧が
“Ｌ”になるとpMOST Ｍ８（第２のトランジス
タ）及びnMOS Ｍ９（第３のトランジスタ）を
それぞれ非導通状態にバイアスするpMOST Ｍ
２１（第４のトランジスタ）及びnMOST Ｍ２
２（第５のトランジスタ）とを含んでなるもので
ある。
次に、この実施例の動作について説明する。
まず、パワーダウン制御信号入力端子１１に
“Ｈ”レベル、例えば電源電圧VDDを印加すると、
pMOST Ｍ１６はオフ、nMOST Ｍ１５はオン
となり、pMOST Ｍ１４のゲートとドレインは
同電位となり、Ｍ１４，Ｍ１３は同通するので
nMOST Ｍ１２に所定の電流が流れ、これとカ
レントミラーをなすＭ５，Ｍ６にも電流が流れう
る状態となる。又、Ｍ２０はゲート電圧が“Ｈ”
レベルなのでオン、同様にＭ２１はオフ、Ｍ１０
はオンとなる。又、pMOST Ｍ２２はオフ、
nMOST Ｍ１１はオンとなる。従つて差動増幅
回路４、レベルシフト回路５にバイアス電流が供
給されて正常動作可能となり、出力回路６にも差
動増幅回路４の出力端（Ｍ２，Ｍ４のドレイン）
及びレベルシフト回路５の出力端（Ｍ６のドレイ
ン）からバイアス電圧が供給される。帰還回路７
も抵抗と容量からなる負帰還回路として機能しう
る。このように１１の電圧が“Ｈ”レベルとなる
と、演算増幅器として正常に動作する。このと
き、pMOST Ｍ８のゲートと電源線間には
pMOST Ｍ２１がオフ状態で挿入され、
nMOST Ｍ９のゲートと接地線間にはnMOST
Ｍ２２がオフ状態で挿入されているので、浮遊イ
ンピーダンスの観点からいつても、出力回路の対
称性は保たれているので非対称歪は生じない。
又、出力回路と出力端子として機能する入出力兼
用端子１２間は直接接続されているので従来例に
比較して利得は向上する。
“Ｈ”レベル、例えば電源電圧VDDを印加すると、
pMOST Ｍ１６はオフ、nMOST Ｍ１５はオン
となり、pMOST Ｍ１４のゲートとドレインは
同電位となり、Ｍ１４，Ｍ１３は同通するので
nMOST Ｍ１２に所定の電流が流れ、これとカ
レントミラーをなすＭ５，Ｍ６にも電流が流れう
る状態となる。又、Ｍ２０はゲート電圧が“Ｈ”
レベルなのでオン、同様にＭ２１はオフ、Ｍ１０
はオンとなる。又、pMOST Ｍ２２はオフ、
nMOST Ｍ１１はオンとなる。従つて差動増幅
回路４、レベルシフト回路５にバイアス電流が供
給されて正常動作可能となり、出力回路６にも差
動増幅回路４の出力端（Ｍ２，Ｍ４のドレイン）
及びレベルシフト回路５の出力端（Ｍ６のドレイ
ン）からバイアス電圧が供給される。帰還回路７
も抵抗と容量からなる負帰還回路として機能しう
る。このように１１の電圧が“Ｈ”レベルとなる
と、演算増幅器として正常に動作する。このと
き、pMOST Ｍ８のゲートと電源線間には
pMOST Ｍ２１がオフ状態で挿入され、
nMOST Ｍ９のゲートと接地線間にはnMOST
Ｍ２２がオフ状態で挿入されているので、浮遊イ
ンピーダンスの観点からいつても、出力回路の対
称性は保たれているので非対称歪は生じない。
又、出力回路と出力端子として機能する入出力兼
用端子１２間は直接接続されているので従来例に
比較して利得は向上する。
次に、パワーダウン制御信号入力端子１１に
“Ｌ”レベルの電圧（例えばGND端子電圧）が印
加されると、Ｍ１６はオン、Ｍ１５はオフとな
り、Ｍ１４はゲート電圧が上昇してオフとなる。
従つてバイアス電圧発生回路３はバイアス電圧の
発生を停止し、Ｍ５，Ｍ６はオフとなる。
pMOST Ｍ２１はゲート電圧が“Ｌ”となつて
オンとなり、pMOST Ｍ８をオフ状態にする。
同様にnMOST Ｍ２２はオンとなり、nMOST
Ｍ９をオフ状態にする。又、nMOST Ｍ２０が
オフとなつているので、電源電圧端子１から
nMOST Ｍ７を経てnMOST Ｍ２２のドレイン
へいたる電流通路は遮断されている。この
nMOST Ｍ２０を挿入していない場合、
nMOST Ｍ７のゲート電位は浮遊状態もしくは
電源電圧VDDからpMO Ｍ４の電圧降下分を引い
た値になつているのでＭ７は必ずしもオフとなら
ず、前述の電流通路を通つて電源線と接地線間に
電流が流れパワーダウン機能は損なわれる恐れが
ある。以上のようにパワーダウン制御入力端子電
圧が“Ｌ”レベルになる。この演算増幅器は完全
にパワーダウン状態となる。そうして、このと
き、帰還回路７のnMOST Ｍ１０、pMOST Ｍ
１１はともにオフになつているので、入出力兼用
端子１２は高インピーダンス状態となり、他の回
路部への入出力端子として使用できる。
“Ｌ”レベルの電圧（例えばGND端子電圧）が印
加されると、Ｍ１６はオン、Ｍ１５はオフとな
り、Ｍ１４はゲート電圧が上昇してオフとなる。
従つてバイアス電圧発生回路３はバイアス電圧の
発生を停止し、Ｍ５，Ｍ６はオフとなる。
pMOST Ｍ２１はゲート電圧が“Ｌ”となつて
オンとなり、pMOST Ｍ８をオフ状態にする。
同様にnMOST Ｍ２２はオンとなり、nMOST
Ｍ９をオフ状態にする。又、nMOST Ｍ２０が
オフとなつているので、電源電圧端子１から
nMOST Ｍ７を経てnMOST Ｍ２２のドレイン
へいたる電流通路は遮断されている。この
nMOST Ｍ２０を挿入していない場合、
nMOST Ｍ７のゲート電位は浮遊状態もしくは
電源電圧VDDからpMO Ｍ４の電圧降下分を引い
た値になつているのでＭ７は必ずしもオフとなら
ず、前述の電流通路を通つて電源線と接地線間に
電流が流れパワーダウン機能は損なわれる恐れが
ある。以上のようにパワーダウン制御入力端子電
圧が“Ｌ”レベルになる。この演算増幅器は完全
にパワーダウン状態となる。そうして、このと
き、帰還回路７のnMOST Ｍ１０、pMOST Ｍ
１１はともにオフになつているので、入出力兼用
端子１２は高インピーダンス状態となり、他の回
路部への入出力端子として使用できる。
なお、以上の説明は、MOSトランジスタの道
電型、電圧と信号の極性を逆にしたものにもその
まま当嵌ることはいうまでもない。
電型、電圧と信号の極性を逆にしたものにもその
まま当嵌ることはいうまでもない。
以上説明したように本発明は、パワーダウン制
御信号により、バイアス電圧の発生を停止するバ
イアス電圧発生回路により差動増幅回路とその出
力をレベルシフトして出力回路に与えるレベルシ
フト回路にバイアス電圧を供給するようにし、か
つパワーダウン制御信号によりオフとなる第１の
トランジスタをレベルシフト回路に挿入し、同様
に出力回路にこれをオフにする第４、第５のトラ
ンジスタを設けることにより、出力回路の対称性
を損うことなくパワーダウン機能を有する演算増
幅器が得られる。又、差動増幅器の出力端と出力
回路の出力端の間に挿入された負帰還回路を構成
するアナログスイツチをパワーダウン制御信号に
より非導通とすることにより、パワーダウン状態
において、演算増幅器の出力端子を他の回路への
入力端子として有効に使用できる。
御信号により、バイアス電圧の発生を停止するバ
イアス電圧発生回路により差動増幅回路とその出
力をレベルシフトして出力回路に与えるレベルシ
フト回路にバイアス電圧を供給するようにし、か
つパワーダウン制御信号によりオフとなる第１の
トランジスタをレベルシフト回路に挿入し、同様
に出力回路にこれをオフにする第４、第５のトラ
ンジスタを設けることにより、出力回路の対称性
を損うことなくパワーダウン機能を有する演算増
幅器が得られる。又、差動増幅器の出力端と出力
回路の出力端の間に挿入された負帰還回路を構成
するアナログスイツチをパワーダウン制御信号に
より非導通とすることにより、パワーダウン状態
において、演算増幅器の出力端子を他の回路への
入力端子として有効に使用できる。
このように本発明は利得や歪特性を損うことな
く、パワーダウン機能及び入出力兼用端子を備え
た演算増幅器を提供できる効果がある。
く、パワーダウン機能及び入出力兼用端子を備え
た演算増幅器を提供できる効果がある。
第１図は本発明の一実施例の回路図、第２図は
従来例の回路図である。 １……電源電圧端子、２……GND端子、３…
…バイアス電圧発生回路、４……差動増幅回路、
５……レベルシフト回路、７……帰還回路、８…
…アナログスイツチ、９……正相信号入力端子、
１０……逆相入力信号端子、１１……パワーダウ
ン制御信号入力端子、１２……入出力兼用端子、
Ｉ……インバータ、Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ
７，Ｍ９，Ｍ１０，Ｍ１２，Ｍ１３，Ｍ１５，Ｍ
１８，Ｍ２０，Ｍ２２……nMOST、Ｍ３，Ｍ
４，Ｍ８，Ｍ１１，Ｍ１４，Ｍ１６，Ｍ１７，Ｍ
１９，Ｍ２１……pMOST。
従来例の回路図である。 １……電源電圧端子、２……GND端子、３…
…バイアス電圧発生回路、４……差動増幅回路、
５……レベルシフト回路、７……帰還回路、８…
…アナログスイツチ、９……正相信号入力端子、
１０……逆相入力信号端子、１１……パワーダウ
ン制御信号入力端子、１２……入出力兼用端子、
Ｉ……インバータ、Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ
７，Ｍ９，Ｍ１０，Ｍ１２，Ｍ１３，Ｍ１５，Ｍ
１８，Ｍ２０，Ｍ２２……nMOST、Ｍ３，Ｍ
４，Ｍ８，Ｍ１１，Ｍ１４，Ｍ１６，Ｍ１７，Ｍ
１９，Ｍ２１……pMOST。
Claims (1)
- １ パワーダウン制御信号を受けてバイアス電圧
の発生を停止するバイアス電圧発生回路と、前記
バイアス電圧発生回路の出力電圧で駆動される第
１の定電流源を備え所定の入力信号を増幅する差
動増幅回路と、前記差動増幅回路の出力信号で制
御されるレベルシフトトランジスタ、前記パワー
ダウン制御信号を受けて非導通となる第１のトラ
ンジスタ及び前記バイアス電圧発生回路の出力電
圧で駆動される第２の定電流源を直列接続してな
るレベルシフト回路と、前記差動増幅回路の出力
信号及び前記レベルシフト回路の出力信号をそれ
ぞれ供給される互いに導電型を異にする第２のト
ランジスタ及び第３のトランジスタを含むコンプ
リメンタリ型の出力回路と、前記パワーダウン制
御信号を受けて非導通となるCMOSアナログス
イツチ及び帰還容量からなり前記出力回路の出力
端と前記差動増幅回路の出力端との間に挿入され
た帰還回路と、前記パワーダウン制御信号を受け
て前記第２のトランジスタ及び前記第３のトラン
ジスタをそれぞれ非導通状態にバイアスする第４
のトランジスタ及び第５のトランジスタとを含ん
でなることを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165652A JPS6410709A (en) | 1987-07-01 | 1987-07-01 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165652A JPS6410709A (en) | 1987-07-01 | 1987-07-01 | Operational amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6410709A JPS6410709A (en) | 1989-01-13 |
| JPH0559604B2 true JPH0559604B2 (ja) | 1993-08-31 |
Family
ID=15816425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62165652A Granted JPS6410709A (en) | 1987-07-01 | 1987-07-01 | Operational amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6410709A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586591B2 (ja) * | 1988-07-22 | 1997-03-05 | 松下電器産業株式会社 | 演算増幅器 |
-
1987
- 1987-07-01 JP JP62165652A patent/JPS6410709A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410709A (en) | 1989-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |