JPH0727697Y2 - ゼロクロス検出回路 - Google Patents
ゼロクロス検出回路Info
- Publication number
- JPH0727697Y2 JPH0727697Y2 JP1988066174U JP6617488U JPH0727697Y2 JP H0727697 Y2 JPH0727697 Y2 JP H0727697Y2 JP 1988066174 U JP1988066174 U JP 1988066174U JP 6617488 U JP6617488 U JP 6617488U JP H0727697 Y2 JPH0727697 Y2 JP H0727697Y2
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- JP
- Japan
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- circuit
- mos
- control signal
- bias
- gate
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、Ｃ−MOS構成のゼロクロス検出回路に関し、
特に、ワンチップマイクロコンピュータに内蔵されたゼ
ロクロス検出回路に関する。
特に、ワンチップマイクロコンピュータに内蔵されたゼ
ロクロス検出回路に関する。
（ロ）従来の技術 従来、マイクロコンピュータに内蔵されるゼロクロス検
出回路は、第３図に示される如く、外部交流信号がコン
デンサ（１）を介して一方の入力に印加され、他方の入
力に第１の制御信号であるIODSBが印加された反転増幅
回路、即ち、NAND回路（２）と、該NAND回路（２）の入
力のバイアス点を固定するために、NAND回路（２）にバ
イアス電圧を高低抗（３）を介して印加するバイアス回
路（４）とから構成される。このバイアス回路（４）
は、一方の入力に制御信号IODSBが印加されたNAND回路
（５）と、該NAND回路（５）の他方の入力と出力間に設
けられたアナログゲート（６）とから構成され、アナロ
グゲート（６）は、制御信号IODSB及び第２の制御信号
であるENBIASを入力するNANDゲート（７）の出力によっ
て制御される。
出回路は、第３図に示される如く、外部交流信号がコン
デンサ（１）を介して一方の入力に印加され、他方の入
力に第１の制御信号であるIODSBが印加された反転増幅
回路、即ち、NAND回路（２）と、該NAND回路（２）の入
力のバイアス点を固定するために、NAND回路（２）にバ
イアス電圧を高低抗（３）を介して印加するバイアス回
路（４）とから構成される。このバイアス回路（４）
は、一方の入力に制御信号IODSBが印加されたNAND回路
（５）と、該NAND回路（５）の他方の入力と出力間に設
けられたアナログゲート（６）とから構成され、アナロ
グゲート（６）は、制御信号IODSB及び第２の制御信号
であるENBIASを入力するNANDゲート（７）の出力によっ
て制御される。
バイアス回路（４）のアナログゲート（６）をオンして
NAND回路（５）の入力と出力を接続することにより、出
力及び入力電圧、即ちバイアス電圧は、NAND回路（５）
のスレッショルド電圧となる。従って、NAND回路（２）
及び（５）のスレッショルド電圧を電源電圧の略1/2に
なるように設定しておけば、NAND回路（２）のゲインは
最大となる点にバイアスされ、コンデンサ（１）を介し
て印加された交流信号の中心がバイアス点をクロスする
のが検出される。
NAND回路（５）の入力と出力を接続することにより、出
力及び入力電圧、即ちバイアス電圧は、NAND回路（５）
のスレッショルド電圧となる。従って、NAND回路（２）
及び（５）のスレッショルド電圧を電源電圧の略1/2に
なるように設定しておけば、NAND回路（２）のゲインは
最大となる点にバイアスされ、コンデンサ（１）を介し
て印加された交流信号の中心がバイアス点をクロスする
のが検出される。
しかし、このバイアス回路（４）では、アナログゲート
（６）がオンしてバイアス電圧を発生している状態で
は、NAND回路（５）を構成するP-MOS及びN-MOSトランジ
スタが共にオンした状態となるために貫通電流が流れ、
消費電流が多くなる。そこで、制御信号ENBIASによっ
て、ゼロクロス検出動作を行わせるときのみ、アナログ
ゲート（６）をオンするようにしているのである。
（６）がオンしてバイアス電圧を発生している状態で
は、NAND回路（５）を構成するP-MOS及びN-MOSトランジ
スタが共にオンした状態となるために貫通電流が流れ、
消費電流が多くなる。そこで、制御信号ENBIASによっ
て、ゼロクロス検出動作を行わせるときのみ、アナログ
ゲート（６）をオンするようにしているのである。
また、マイクロコンピュータに於いては、動作を停止す
るホールドモードが設けられているが、ホールドモード
に入ると消費電力を減少するために、入力回路の動作を
禁止する制御信号IODSBが発生する。第３図に於いて
は、ホールドモードに入ると制御信号IODSBが“L"とな
ることにより、NAND回路（２）及び（５）とアナログゲ
ート（６）が制御されて、すべてオフ状態となり、ゼロ
クロス検出回路の消費電流の減少を図っている。
るホールドモードが設けられているが、ホールドモード
に入ると消費電力を減少するために、入力回路の動作を
禁止する制御信号IODSBが発生する。第３図に於いて
は、ホールドモードに入ると制御信号IODSBが“L"とな
ることにより、NAND回路（２）及び（５）とアナログゲ
ート（６）が制御されて、すべてオフ状態となり、ゼロ
クロス検出回路の消費電流の減少を図っている。
（ハ）考案が解決しようとする課題 しかしながら、第３図に示されたゼロクロス検出回路で
は、バイアス回路（４）のバイアス電圧発生動作がアナ
ログゲート（６）のオン及びオフによってなされるので
あるが、アナログゲート（６）を構成するP-MOSトラン
ジスタとN-MOSトランジスタのバックゲートバイアス効
果によって、アナログゲート（６）のオン抵抗が高くな
るために、NAND回路（２）の入力点の電圧が変動した場
合に、バイアス電圧に復帰するレンボンスが悪化する。
これにより、ゼロクロス検出誤差が大きくなる欠点があ
った。
は、バイアス回路（４）のバイアス電圧発生動作がアナ
ログゲート（６）のオン及びオフによってなされるので
あるが、アナログゲート（６）を構成するP-MOSトラン
ジスタとN-MOSトランジスタのバックゲートバイアス効
果によって、アナログゲート（６）のオン抵抗が高くな
るために、NAND回路（２）の入力点の電圧が変動した場
合に、バイアス電圧に復帰するレンボンスが悪化する。
これにより、ゼロクロス検出誤差が大きくなる欠点があ
った。
（ニ）課題を解決するための手段 本考案は上述した点に鑑みて創作されたものであり、外
部からコンデンサを介して交流信号が印加され、第１の
制御信号で動作を行う反転増幅回路と、前記第１の制御
信号と検出動作を行う時に出力される第２の制御信号で
動作を開始し、前記反転増幅回路に高低抗を介してバイ
アス電圧を供給するバイアス回路とを備えたゼロクロス
検出回路に於いて、前記バイアス回路は、バイアス電圧
の出力がゲートに印加されたMOSトランジスタと、前記
第１の制御信号がゲートに印加されたMOSトランジスタ
と、前記第２の制御信号に基いて発生する信号がゲート
に印加されたMOSトランジスタとの直列回路を含むNAND
回路であることを特徴とするものであり、また、前記バ
イアス回路は、バイアス電圧の出力がゲートに印加され
たMOSトランジスタと、前記第１の制御信号及び第２の
制御信号が共に出力された状態に基いて発生する信号が
ゲートに印加されたMOSトランジスタとの直列回路を含
むNAND回路であることを特徴とするものである。
部からコンデンサを介して交流信号が印加され、第１の
制御信号で動作を行う反転増幅回路と、前記第１の制御
信号と検出動作を行う時に出力される第２の制御信号で
動作を開始し、前記反転増幅回路に高低抗を介してバイ
アス電圧を供給するバイアス回路とを備えたゼロクロス
検出回路に於いて、前記バイアス回路は、バイアス電圧
の出力がゲートに印加されたMOSトランジスタと、前記
第１の制御信号がゲートに印加されたMOSトランジスタ
と、前記第２の制御信号に基いて発生する信号がゲート
に印加されたMOSトランジスタとの直列回路を含むNAND
回路であることを特徴とするものであり、また、前記バ
イアス回路は、バイアス電圧の出力がゲートに印加され
たMOSトランジスタと、前記第１の制御信号及び第２の
制御信号が共に出力された状態に基いて発生する信号が
ゲートに印加されたMOSトランジスタとの直列回路を含
むNAND回路であることを特徴とするものである。
（ホ）作用 上述の手段によれば、バイアス回路のNAND回路は、制御
信号でオン及びオフが制御されるMOSトランジスタを直
列接続して構成できるため、NAND回路の入力と出力とを
直接接続することが可能となり、入力電圧の変動に対す
るレスポンスが速くなるのである。また、アナログゲー
トを除去できるので、バイアス回路のNAND回路の構成と
交流信号を入力するNAND回路の構成を全く同じにするこ
とができ、スレッショルド電圧を一致させることが容易
になる。
信号でオン及びオフが制御されるMOSトランジスタを直
列接続して構成できるため、NAND回路の入力と出力とを
直接接続することが可能となり、入力電圧の変動に対す
るレスポンスが速くなるのである。また、アナログゲー
トを除去できるので、バイアス回路のNAND回路の構成と
交流信号を入力するNAND回路の構成を全く同じにするこ
とができ、スレッショルド電圧を一致させることが容易
になる。
（ヘ）実施例 第１図は本考案の実施例を示す回路図である。入力端子
（８）には、反転増幅回路となるNAND回路（９）の一方
の入力が接続されると共に、高低抗（10）を介してバイ
アス回路（11）が接続される。更に、入力端子（８）に
は外部接続されたコンデンサ（12）を介して交流信号が
印加される。NAND回路（９）の他方の入力には、ゼロク
ロス検出回路を内蔵するマイクロコンピュータ部（図示
せず）から動作停止時、即ちホールドモード時に“L"レ
ベルとなる制御信号IODSBが印加され、NAND回路（９）
の出力は、NAND回路（９）と全く同じ構成のNAND回路
（13）の一方の入力に印加される。NAND回路（13）の他
方の入力は“H"レベルに固定接続され、単に反転増幅回
路として使用している。ここで、NAND回路（９）及び
（13）を縦続接続することによって大きなゲインを得て
いる。
（８）には、反転増幅回路となるNAND回路（９）の一方
の入力が接続されると共に、高低抗（10）を介してバイ
アス回路（11）が接続される。更に、入力端子（８）に
は外部接続されたコンデンサ（12）を介して交流信号が
印加される。NAND回路（９）の他方の入力には、ゼロク
ロス検出回路を内蔵するマイクロコンピュータ部（図示
せず）から動作停止時、即ちホールドモード時に“L"レ
ベルとなる制御信号IODSBが印加され、NAND回路（９）
の出力は、NAND回路（９）と全く同じ構成のNAND回路
（13）の一方の入力に印加される。NAND回路（13）の他
方の入力は“H"レベルに固定接続され、単に反転増幅回
路として使用している。ここで、NAND回路（９）及び
（13）を縦続接続することによって大きなゲインを得て
いる。
バイアス回路（11）は、ソース電極が各々電源VDDに接
続されドレイン電極が互いに接続されたP-MOS（14）（1
5）と、P-MOS（14）（15）のドレイン電極と接地間に直
列接続された、P-MOS（16）及びN-MOS（17）（18）（1
9）から構成されたNAND回路であり、P-MOS（16）とN-MO
S（17）の接続点が、P-MOS（15）及びN-MOS（19）のゲ
ート電極に接続されると共にバイアス電圧出力として高
低抗（10）に接続される。また、P-MOS（14）及びN-MOS
（18）のゲート電極には、制御信号IODSBが印加され
る。更に、P-MOS（16）のゲート電極は、NAND回路（2
0）の出力に接続され、N-MOS（17）のゲート電極は、NA
ND回路（20）の出力を反転するインバータ（21）の出力
に接続される。NAND回路（20）の入力には、制御信号IO
DSBとゼロクロス検出動作を行うときに“H"レベルとな
る制御信号ENBIASが印加されている。
続されドレイン電極が互いに接続されたP-MOS（14）（1
5）と、P-MOS（14）（15）のドレイン電極と接地間に直
列接続された、P-MOS（16）及びN-MOS（17）（18）（1
9）から構成されたNAND回路であり、P-MOS（16）とN-MO
S（17）の接続点が、P-MOS（15）及びN-MOS（19）のゲ
ート電極に接続されると共にバイアス電圧出力として高
低抗（10）に接続される。また、P-MOS（14）及びN-MOS
（18）のゲート電極には、制御信号IODSBが印加され
る。更に、P-MOS（16）のゲート電極は、NAND回路（2
0）の出力に接続され、N-MOS（17）のゲート電極は、NA
ND回路（20）の出力を反転するインバータ（21）の出力
に接続される。NAND回路（20）の入力には、制御信号IO
DSBとゼロクロス検出動作を行うときに“H"レベルとな
る制御信号ENBIASが印加されている。
従って、通常動作状態に於いて、制御信号IODSBが“H"
レベルにあるときは、N-MOS（18）がオンし、バイアス
回路（11）の動作は、P-MOS（16）及びN-MOS（17）のオ
ン及びオフに依存する。即ち、制御信号ENBIASが“H"レ
ベルになると、P-MOS（16）及びN-MOS（17）がオンする
ため、バイアス回路（11）は入出力が接続されたインバ
ータモータとして動き、電源電圧VDDの1/2に設定された
スレッショルド電圧のバイアス電圧を発生し、また、制
御信号ENBIASが“L"レベルになると、P-MOS（16）及びN
-MOS（17）はオフするため動作せず、貫通電流が流れな
くなる。このP-MOS（16）及びN-MOS（17）がオンしてい
るときに、各々のソース電極に印加される電圧は、電源
電圧VDDを接地電圧であるため、第３図に示されたアナ
ログゲート（６）よりバックゲートバイアス効果が低く
なり、インビーダンスが低下するのである。
レベルにあるときは、N-MOS（18）がオンし、バイアス
回路（11）の動作は、P-MOS（16）及びN-MOS（17）のオ
ン及びオフに依存する。即ち、制御信号ENBIASが“H"レ
ベルになると、P-MOS（16）及びN-MOS（17）がオンする
ため、バイアス回路（11）は入出力が接続されたインバ
ータモータとして動き、電源電圧VDDの1/2に設定された
スレッショルド電圧のバイアス電圧を発生し、また、制
御信号ENBIASが“L"レベルになると、P-MOS（16）及びN
-MOS（17）はオフするため動作せず、貫通電流が流れな
くなる。このP-MOS（16）及びN-MOS（17）がオンしてい
るときに、各々のソース電極に印加される電圧は、電源
電圧VDDを接地電圧であるため、第３図に示されたアナ
ログゲート（６）よりバックゲートバイアス効果が低く
なり、インビーダンスが低下するのである。
尚、NAND回路（９）のスレッショルド電圧とバイアス回
路（11）のスレッショルド電圧を等しくするため、NAND
回路（９）の構成はバイアス回路（11）の構成と同じに
している。
路（11）のスレッショルド電圧を等しくするため、NAND
回路（９）の構成はバイアス回路（11）の構成と同じに
している。
第２図は、第１図に示されたバイアス回路（11）の他の
実施例であり、並列接続されたP-MOS（22）及び（23）
と、P-MOS（22）及び（23）のドレインと接地間に直接
接続されたP-MOS（24）及びN-MOS（25）（26）から構成
される。P-MOS（24）とN-MOS（25）の接続点は、P-MOS
（23）及びM-MOS（26）のゲート電極に接続され、バイ
アス電圧出力として高低抗（10）に接続される。P-MOS
（24）のゲート電極はNAND回路（20）の出力が接続さ
れ、N-MOS（25）のゲート電極はNAND回路（20）の出力
を反転するインバータ（21）の出力が接続される。NAND
回路（20）の入力には、制御信号IODSB及びENBIASが印
加され、また、制御信号IODSBはP-MOS（22）のゲート電
極にも印加される。
実施例であり、並列接続されたP-MOS（22）及び（23）
と、P-MOS（22）及び（23）のドレインと接地間に直接
接続されたP-MOS（24）及びN-MOS（25）（26）から構成
される。P-MOS（24）とN-MOS（25）の接続点は、P-MOS
（23）及びM-MOS（26）のゲート電極に接続され、バイ
アス電圧出力として高低抗（10）に接続される。P-MOS
（24）のゲート電極はNAND回路（20）の出力が接続さ
れ、N-MOS（25）のゲート電極はNAND回路（20）の出力
を反転するインバータ（21）の出力が接続される。NAND
回路（20）の入力には、制御信号IODSB及びENBIASが印
加され、また、制御信号IODSBはP-MOS（22）のゲート電
極にも印加される。
第２図に於いて、通常動作状態でIODSBが“H"レベルに
あるとき、制御信号ENBIASが“L"レベルであると、P-MO
S（24）及びN-MOS（25）はオフとなり、バイアス回路
（11）は動作せず、貫通電流は流れないが、制御信号EN
BIASが“H"レベルになると、P-MOS（24）及びN-MOS（2
5）がオンするため、バイアス回路（11）が動作し、ス
レッショルド電圧に等しいバイアス電圧が発生する。
あるとき、制御信号ENBIASが“L"レベルであると、P-MO
S（24）及びN-MOS（25）はオフとなり、バイアス回路
（11）は動作せず、貫通電流は流れないが、制御信号EN
BIASが“H"レベルになると、P-MOS（24）及びN-MOS（2
5）がオンするため、バイアス回路（11）が動作し、ス
レッショルド電圧に等しいバイアス電圧が発生する。
第２図に示されたバイアス回路（11）を使用する場合に
は、そのスレッショルド電圧をNAND回路（９）と一致さ
せるため、NAND回路（９）の構成は、バイアス回路（1
1）と同じにする。
は、そのスレッショルド電圧をNAND回路（９）と一致さ
せるため、NAND回路（９）の構成は、バイアス回路（1
1）と同じにする。
（ト）考案の効果 上述の如く、本考案によれば、バイアス回路の動作を制
御するために、従来使用していた入出力を接続するため
のアナログゲートが不要になり、直接入出力を接続でき
るので、バックゲートバイアス効果によって生じていた
バイアス点の変動に対する復帰のレスポンスが速くな
り、ゼロクロス検出の誤差が小さくなる利点を有する。
御するために、従来使用していた入出力を接続するため
のアナログゲートが不要になり、直接入出力を接続でき
るので、バックゲートバイアス効果によって生じていた
バイアス点の変動に対する復帰のレスポンスが速くな
り、ゼロクロス検出の誤差が小さくなる利点を有する。
第１図は本考案の実施例を示す回路図、第２図は第１図
に示されたバイアス回路の他の実施例を示す回路図、第
３図は従来例を示す回路図である。 （９）（13）……NAND回路、（10）……高低抗、（11）
……バイアス回路。
に示されたバイアス回路の他の実施例を示す回路図、第
３図は従来例を示す回路図である。 （９）（13）……NAND回路、（10）……高低抗、（11）
……バイアス回路。
Claims (2)
- 【請求項１】外部からコンデンサを介して交流信号が印
加され、第１の制御信号で動作を行う反転増幅回路と、
前記第１の制御信号と検出動作を行う時に出力される第
２の制御信号で動作を開始し、前記反転増幅回路に高低
抗を介してバイアス電圧を供給するバイアス回路とを備
えたゼロクロス検出回路に於いて、前記バイアス回路
は、バイアス回路の出力がゲートに印加された第１及び
第２のMOSトランジスタと、前記第１の制御信号がゲー
トに印加された第３のMOSトランジスタと、前記第１及
び第３のMOSトランジスタの共通ドレインと前記第２のM
OSトランジスタのドレインとの間に直列接続されると共
に前記第１の制御信号及び第２の制御信号の状態に基い
て発生する信号がゲートに印加された第４及び第５のMO
Sトランジスタとによって構成され、前記第４及び第５
のMOSトランジスタの接続点よりバイアス電圧を発生す
ることを特徴とするゼロクロス検出回路。 - 【請求項２】前記第２のMOSトランジスタと前記第５のM
OSトランジスタとの間に挿入され、ゲートに第１の制御
信号が印加された第６のMOSトランジスタを備えたこと
を特徴とする請求項１記載のゼロクロス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988066174U JPH0727697Y2 (ja) | 1988-05-19 | 1988-05-19 | ゼロクロス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988066174U JPH0727697Y2 (ja) | 1988-05-19 | 1988-05-19 | ゼロクロス検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01169823U JPH01169823U (ja) | 1989-11-30 |
| JPH0727697Y2 true JPH0727697Y2 (ja) | 1995-06-21 |
Family
ID=31291586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988066174U Expired - Lifetime JPH0727697Y2 (ja) | 1988-05-19 | 1988-05-19 | ゼロクロス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727697Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109991535B (zh) * | 2019-04-19 | 2024-04-30 | 青岛亿联客信息技术有限公司 | 一种闪断开关控制系统及其输入闪断检测电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5426650A (en) * | 1977-07-30 | 1979-02-28 | Toshiba Corp | Schmitt trigger circuit |
| JPS57147328A (en) * | 1981-03-05 | 1982-09-11 | Nec Corp | Input circuit |
-
1988
- 1988-05-19 JP JP1988066174U patent/JPH0727697Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01169823U (ja) | 1989-11-30 |
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