JPH09167929A - 演算増幅回路を備えた半導体集積回路 - Google Patents
演算増幅回路を備えた半導体集積回路Info
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- JPH09167929A JPH09167929A JP7328829A JP32882995A JPH09167929A JP H09167929 A JPH09167929 A JP H09167929A JP 7328829 A JP7328829 A JP 7328829A JP 32882995 A JP32882995 A JP 32882995A JP H09167929 A JPH09167929 A JP H09167929A
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- Japan
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- amplifier circuit
- operational amplifier
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Abstract
(57)【要約】
【課題】 反転増幅回路およびボルテージフォロアを備
えた従来のＬＳＩにおいては、別々の回路として構成さ
れていたため、必要以上にチップ面積が大きくなってい
た。 【解決手段】 動作モード切替え制御信号によって反転
増幅回路またはボルテージフォロアとして動作可能な演
算増幅回路を提供し、この演算増幅回路を時分割で反転
増幅回路またはボルテージフォロアとして動作させるこ
とで半導体集積回路のチップ面積を低減させるようにし
た。
えた従来のＬＳＩにおいては、別々の回路として構成さ
れていたため、必要以上にチップ面積が大きくなってい
た。 【解決手段】 動作モード切替え制御信号によって反転
増幅回路またはボルテージフォロアとして動作可能な演
算増幅回路を提供し、この演算増幅回路を時分割で反転
増幅回路またはボルテージフォロアとして動作させるこ
とで半導体集積回路のチップ面積を低減させるようにし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、反転増幅回路およ
びボルテージフォロアを必要とする半導体集積回路に適
用して有効な技術に関し、特に反転増幅回路の機能とボ
ルテージフォロアの機能を一つの回路の切り替えで実現
できるようにした技術に関する。
びボルテージフォロアを必要とする半導体集積回路に適
用して有効な技術に関し、特に反転増幅回路の機能とボ
ルテージフォロアの機能を一つの回路の切り替えで実現
できるようにした技術に関する。
【０００２】
【従来の技術】図３に示すように、反転増幅回路１１と
フィルタ回路１２とＡ／Ｄ変換回路１３等からなる音声
信号処理回路において、オフセットをキャンセルする機
能を持たせる場合、Ａ／Ｄ変換回路１３からボルテージ
フォロア１４を介して反転増幅回路１１に信号をフィー
ドバックさせるように構成して、通常の音声処理動作の
際にはスイッチＳＷ１をオフしてボルテージフォロア１
４を切り離し、通常動作以外のときにスイッチＳＷ１を
オンさせてオフセットキャンセルする動作を行わせるこ
とができる。音声信号処理回路にこのようなオフセット
キャンセル機能を持たせる場合、従来の技術では、反転
増幅回路とボルテージフォロアとを一つの半導体チップ
上に別々に形成してそれぞれ独自の機能を有する回路と
して構成しなければならなかった。
フィルタ回路１２とＡ／Ｄ変換回路１３等からなる音声
信号処理回路において、オフセットをキャンセルする機
能を持たせる場合、Ａ／Ｄ変換回路１３からボルテージ
フォロア１４を介して反転増幅回路１１に信号をフィー
ドバックさせるように構成して、通常の音声処理動作の
際にはスイッチＳＷ１をオフしてボルテージフォロア１
４を切り離し、通常動作以外のときにスイッチＳＷ１を
オンさせてオフセットキャンセルする動作を行わせるこ
とができる。音声信号処理回路にこのようなオフセット
キャンセル機能を持たせる場合、従来の技術では、反転
増幅回路とボルテージフォロアとを一つの半導体チップ
上に別々に形成してそれぞれ独自の機能を有する回路と
して構成しなければならなかった。
【０００３】
【発明が解決しようとする課題】周知のように反転増幅
回路およびボルテージフォロアは演算増幅回路によって
構成されるもので、２つの回路はかなり類似性を有して
いるにもかかわらず、従来は別々の回路として構成して
いたため、必要以上にチップ面積が大きくなっていた。
回路およびボルテージフォロアは演算増幅回路によって
構成されるもので、２つの回路はかなり類似性を有して
いるにもかかわらず、従来は別々の回路として構成して
いたため、必要以上にチップ面積が大きくなっていた。
【０００４】この発明は、上記のような背景のもとにな
されたものでその目的とするところは、反転増幅回路の
機能とボルテージフォロアの機能を備えた半導体集積回
路のチップ面積の低減を図ることにある。
されたものでその目的とするところは、反転増幅回路の
機能とボルテージフォロアの機能を備えた半導体集積回
路のチップ面積の低減を図ることにある。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００７】すなわち、動作モード切替え制御信号によ
って反転増幅回路またはボルテージフォロアとして動作
可能な演算増幅回路を提供し、この演算増幅回路を時分
割で反転増幅回路またはボルテージフォロアとして動作
させることで半導体集積回路のチップ面積を低減させる
ようにしたものである。しかも、演算増幅回路内に２つ
の位相補償容量を設け、少なくとも一方の容量には直列
にスイッチＭＯＳトランジスタを接続しておいて、この
スイッチをオン、オフさせることで容量を切り替えて反
転増幅回路として動作するときとボルテージフォロアと
して動作するときとでそれぞれ最適な位相余裕を実現す
るようにした。
って反転増幅回路またはボルテージフォロアとして動作
可能な演算増幅回路を提供し、この演算増幅回路を時分
割で反転増幅回路またはボルテージフォロアとして動作
させることで半導体集積回路のチップ面積を低減させる
ようにしたものである。しかも、演算増幅回路内に２つ
の位相補償容量を設け、少なくとも一方の容量には直列
にスイッチＭＯＳトランジスタを接続しておいて、この
スイッチをオン、オフさせることで容量を切り替えて反
転増幅回路として動作するときとボルテージフォロアと
して動作するときとでそれぞれ最適な位相余裕を実現す
るようにした。
【０００８】さらに、上記演算増幅回路としては、一対
のソース共通接続された差動ＭＯＳトランジスタを有す
る差動増幅段と、該差動増幅段の出力ノードにゲートが
接続されたＭＯＳトランジスタを有する出力段と、該出
力段の出力ノードと上記差動増幅段の出力ノードとの間
に接続された２組の容量およびＭＯＳトランジスタから
なる位相補償回路とにより構成された演算増幅回路を使
用し、上記位相補償回路のＭＯＳトランジスタの少なく
とも一方をオン、オフ制御して反転増幅回路として動作
する時とボルテージフォロアとして動作する時とで上記
位相補償回路による位相余裕を変化させるようにする。
のソース共通接続された差動ＭＯＳトランジスタを有す
る差動増幅段と、該差動増幅段の出力ノードにゲートが
接続されたＭＯＳトランジスタを有する出力段と、該出
力段の出力ノードと上記差動増幅段の出力ノードとの間
に接続された２組の容量およびＭＯＳトランジスタから
なる位相補償回路とにより構成された演算増幅回路を使
用し、上記位相補償回路のＭＯＳトランジスタの少なく
とも一方をオン、オフ制御して反転増幅回路として動作
する時とボルテージフォロアとして動作する時とで上記
位相補償回路による位相余裕を変化させるようにする。
【０００９】これによって、演算増幅回路を反転増幅回
路またはボルテージフォロアとして動作させることがで
き、その結果反転増幅回路およびボルテージフォロアを
必要とする半導体集積回路のチップ面積を低減すること
ができるとともに、スイッチをオン、オフさせることで
容量を切り替えて反転増幅回路として動作するときとボ
ルテージフォロアとして動作するときとでそれぞれ最適
な位相余裕を確保することができる。
路またはボルテージフォロアとして動作させることがで
き、その結果反転増幅回路およびボルテージフォロアを
必要とする半導体集積回路のチップ面積を低減すること
ができるとともに、スイッチをオン、オフさせることで
容量を切り替えて反転増幅回路として動作するときとボ
ルテージフォロアとして動作するときとでそれぞれ最適
な位相余裕を確保することができる。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１１】図１は本発明に係る演算増幅回路の一実施
形態を示す。この実施例の演算増幅回路は、一対のソー
ス共通接続されたＰチャネル差動ＭＯＳトランジスタＭ
５，Ｍ６とこれらの共通ソースと電源電圧ＶＶ１との間
に接続された定電流用ＭＯＳトランジスタＭ４と上記差
動ＭＯＳトランジスタＭ５，Ｍ６のドレインと電源電圧
ＶＶ２との間に接続されたアクティブ負荷としてのＮチ
ャネルＭＯＳトランジスタＭ７，Ｍ８とからなる差動増
幅段１と、該差動増幅段の出力ノードｎ１にゲートが接
続されソースが接地電位ＧＮＤに接続されたＮチャネル
ＭＯＳトランジスタＭ１９と該トランジスタＭ１９のド
レインと電源電圧ＶＶ１との間に接続されたＰチャネル
ＭＯＳトランジスタＭ１８とからなる出力段２と、該出
力段２の出力ノードｎ２と上記差動増幅段１の出力ノー
ドｎ１との間に接続された２組の直列形態の容量Ｃ１，
Ｃ２およびＮチャネルＭＯＳトランジスタＭ１７，Ｍ１
６からなる位相補償回路３とにより構成されている。
形態を示す。この実施例の演算増幅回路は、一対のソー
ス共通接続されたＰチャネル差動ＭＯＳトランジスタＭ
５，Ｍ６とこれらの共通ソースと電源電圧ＶＶ１との間
に接続された定電流用ＭＯＳトランジスタＭ４と上記差
動ＭＯＳトランジスタＭ５，Ｍ６のドレインと電源電圧
ＶＶ２との間に接続されたアクティブ負荷としてのＮチ
ャネルＭＯＳトランジスタＭ７，Ｍ８とからなる差動増
幅段１と、該差動増幅段の出力ノードｎ１にゲートが接
続されソースが接地電位ＧＮＤに接続されたＮチャネル
ＭＯＳトランジスタＭ１９と該トランジスタＭ１９のド
レインと電源電圧ＶＶ１との間に接続されたＰチャネル
ＭＯＳトランジスタＭ１８とからなる出力段２と、該出
力段２の出力ノードｎ２と上記差動増幅段１の出力ノー
ドｎ１との間に接続された２組の直列形態の容量Ｃ１，
Ｃ２およびＮチャネルＭＯＳトランジスタＭ１７，Ｍ１
６からなる位相補償回路３とにより構成されている。
【００１２】上記差動ＭＯＳトランジスタＭ５のゲート
が反転入力端子（−）に、またＭ６のゲートが非反転入
力端子（＋）に接続され、出力段２のＭＯＳトランジス
タＭ１８，Ｍ１９の接続ノードｎ２が回路の出力端子Ｖ
ｏｕｔに接続されている。また、出力段２のＭＯＳトラ
ンジスタＭ１８のゲートには、差動増幅段１のＭＯＳト
ランジスタＭ１のゲートに印加されている電圧と同一の
バイアス電圧Ｖ１が印加されており、これによってＭ１
８は定電流源として動作する。さらに、上記位相補償回
路３のＭＯＳトランジスタＭ１７のゲートには、電源電
圧ＶＶ１とＶＶ２との間に直列接続された３個のＭＯＳ
トランジスタＭ１，Ｍ２，Ｍ３からなるバイアス回路４
によって発生されるバイアス電圧Ｖｂが印加されてい
る。
が反転入力端子（−）に、またＭ６のゲートが非反転入
力端子（＋）に接続され、出力段２のＭＯＳトランジス
タＭ１８，Ｍ１９の接続ノードｎ２が回路の出力端子Ｖ
ｏｕｔに接続されている。また、出力段２のＭＯＳトラ
ンジスタＭ１８のゲートには、差動増幅段１のＭＯＳト
ランジスタＭ１のゲートに印加されている電圧と同一の
バイアス電圧Ｖ１が印加されており、これによってＭ１
８は定電流源として動作する。さらに、上記位相補償回
路３のＭＯＳトランジスタＭ１７のゲートには、電源電
圧ＶＶ１とＶＶ２との間に直列接続された３個のＭＯＳ
トランジスタＭ１，Ｍ２，Ｍ３からなるバイアス回路４
によって発生されるバイアス電圧Ｖｂが印加されてい
る。
【００１３】また、この実施例では、上記バイアス回路
４で発生されたバイアス電圧Ｖｂを上記位相補償回路３
のＭＯＳトランジスタＭ１６のゲートに供給したり遮断
したりする並列形態のＰ−ＭＯＳトランジスタＭ１４と
Ｎ−ＭＯＳトランジスタＭ１５とからなるスイッチが設
けられ、このトランジスタＭ１４，Ｍ１５はＣＭＯＳイ
ンバータＩＮＶ１（Ｍ９，Ｍ１０），ＩＮＶ２を介して
供給される動作モード切替え制御信号Ｖ２によってオ
ン、オフ制御されるように構成されている。さらに、上
記位相補償回路３のＭＯＳトランジスタＭ１６のゲート
と電源電圧ＶＶ２との間にはＭＯＳトランジスタＭ１３
が接続され、このトランジスタＭ１３はＣＭＯＳインバ
ータＩＮＶ１，ＩＮＶ２（Ｍ１１，Ｍ１２）を介して供
給される動作モード切替え制御信号Ｖ２によって、上記
スイッチＭＯＳトランジスタＭ１４，Ｍ１５と相補的に
オン、オフ制御されるように構成されている。
４で発生されたバイアス電圧Ｖｂを上記位相補償回路３
のＭＯＳトランジスタＭ１６のゲートに供給したり遮断
したりする並列形態のＰ−ＭＯＳトランジスタＭ１４と
Ｎ−ＭＯＳトランジスタＭ１５とからなるスイッチが設
けられ、このトランジスタＭ１４，Ｍ１５はＣＭＯＳイ
ンバータＩＮＶ１（Ｍ９，Ｍ１０），ＩＮＶ２を介して
供給される動作モード切替え制御信号Ｖ２によってオ
ン、オフ制御されるように構成されている。さらに、上
記位相補償回路３のＭＯＳトランジスタＭ１６のゲート
と電源電圧ＶＶ２との間にはＭＯＳトランジスタＭ１３
が接続され、このトランジスタＭ１３はＣＭＯＳインバ
ータＩＮＶ１，ＩＮＶ２（Ｍ１１，Ｍ１２）を介して供
給される動作モード切替え制御信号Ｖ２によって、上記
スイッチＭＯＳトランジスタＭ１４，Ｍ１５と相補的に
オン、オフ制御されるように構成されている。
【００１４】動作モード切替え制御信号Ｖ２がロウレベ
ルにされるとスイッチＭＯＳトランジスタＭ１４，Ｍ１
５がオンされてバイアス回路４からのバイアス電圧Ｖｂ
が位相補償回路３のＭＯＳトランジスタＭ１６のゲート
に供給される状態となる。これによって、出力段２の出
力ノードｎ２と差動増幅段１の出力ノードｎ１との間に
容量Ｃ１，Ｃ２が接続された状態となる。また、このと
きＭＯＳトランジスタＭ１７，Ｍ１６は抵抗として作用
する。一方、動作モード切替え制御信号Ｖ２がハイレベ
ルにされるとスイッチＭＯＳトランジスタＭ１４，Ｍ１
５がオフされてバイアス回路４からのバイアス電圧Ｖｂ
が位相補償回路３のＭＯＳトランジスタＭ１６のゲート
に供給されなくなるとともに、ＭＯＳトランジスタＭ１
３がオンされてトランジスタＭ１６のゲートに電源電圧
ＶＶ２が印加されてＭ１６が完全にカットオフされる。
これによって、出力段２の出力ノードｎ２と差動増幅段
１の出力ノードｎ１との間には容量Ｃ１のみが接続され
た状態となる。また、このときＭＯＳトランジスタＭ１
７は抵抗として作用する。
ルにされるとスイッチＭＯＳトランジスタＭ１４，Ｍ１
５がオンされてバイアス回路４からのバイアス電圧Ｖｂ
が位相補償回路３のＭＯＳトランジスタＭ１６のゲート
に供給される状態となる。これによって、出力段２の出
力ノードｎ２と差動増幅段１の出力ノードｎ１との間に
容量Ｃ１，Ｃ２が接続された状態となる。また、このと
きＭＯＳトランジスタＭ１７，Ｍ１６は抵抗として作用
する。一方、動作モード切替え制御信号Ｖ２がハイレベ
ルにされるとスイッチＭＯＳトランジスタＭ１４，Ｍ１
５がオフされてバイアス回路４からのバイアス電圧Ｖｂ
が位相補償回路３のＭＯＳトランジスタＭ１６のゲート
に供給されなくなるとともに、ＭＯＳトランジスタＭ１
３がオンされてトランジスタＭ１６のゲートに電源電圧
ＶＶ２が印加されてＭ１６が完全にカットオフされる。
これによって、出力段２の出力ノードｎ２と差動増幅段
１の出力ノードｎ１との間には容量Ｃ１のみが接続され
た状態となる。また、このときＭＯＳトランジスタＭ１
７は抵抗として作用する。
【００１５】従って、ＭＯＳトランジスタＭ１６のオン
またはオフ状態に応じて、位相補償回路３の容量値が変
化することになる。そのため、予め上記容量Ｃ１とＣ２
の容量値を反転増幅回路として動作するときとボルテー
ジフォロアとして動作する時とで最適になるように設定
しておき、制御信号Ｖ２によって位相補償回路３の容量
値を変化させることでそれぞれの動作モードで演算増幅
回路が最適の位相余裕で動作するように保証することが
できる。実施例の演算増幅回路においては、ボルテージ
フォロアとして動作させたいときには動作モード切替え
制御信号Ｖ２をロウレベルにして容量Ｃ１とＣ２を両方
接続した状態とし、反転増幅回路として動作させたいと
きには動作モード切替え制御信号Ｖ２をハイレベルにし
て容量Ｃ１のみが接続された状態とする。
またはオフ状態に応じて、位相補償回路３の容量値が変
化することになる。そのため、予め上記容量Ｃ１とＣ２
の容量値を反転増幅回路として動作するときとボルテー
ジフォロアとして動作する時とで最適になるように設定
しておき、制御信号Ｖ２によって位相補償回路３の容量
値を変化させることでそれぞれの動作モードで演算増幅
回路が最適の位相余裕で動作するように保証することが
できる。実施例の演算増幅回路においては、ボルテージ
フォロアとして動作させたいときには動作モード切替え
制御信号Ｖ２をロウレベルにして容量Ｃ１とＣ２を両方
接続した状態とし、反転増幅回路として動作させたいと
きには動作モード切替え制御信号Ｖ２をハイレベルにし
て容量Ｃ１のみが接続された状態とする。
【００１６】図２には、上記実施例の演算増幅回路を反
転増幅回路とボルテージフォロアとに切り替えながら動
作させる回路の一例が示されている。図２において、Ａ
ＭＰ１が付されているのが、図１に示されているような
構成を有する演算増幅器である。演算増幅器ＡＭＰ１の
反転入力端子（−）と第１のアナログ入力端子Ｖｉｎ１
との間には第１の抵抗Ｒ１および第１のスイッチＳ１が
直列に接続され、上記第１のアナログ入力端子Ｖｉｎ１
と演算増幅器ＡＭＰ１の出力端子との間には上記第１の
抵抗Ｒ１と直列形態となるように第２の抵抗Ｒ２が接続
されている。また、演算増幅器ＡＭＰ１の出力端子と反
転入力端子（−）との間にはフィードバック容量Ｃ３が
接続され、該フィードバック容量Ｃ３と並列に第２のス
イッチＳ２が接続されている。さらに、演算増幅器ＡＭ
Ｐ１の非反転入力端子（＋）は、スイッチＳ３を介して
アナロググランド端子ＡＧまたは第２のアナログ入力端
子Ｖｉｎ２に接続可能にされている。
転増幅回路とボルテージフォロアとに切り替えながら動
作させる回路の一例が示されている。図２において、Ａ
ＭＰ１が付されているのが、図１に示されているような
構成を有する演算増幅器である。演算増幅器ＡＭＰ１の
反転入力端子（−）と第１のアナログ入力端子Ｖｉｎ１
との間には第１の抵抗Ｒ１および第１のスイッチＳ１が
直列に接続され、上記第１のアナログ入力端子Ｖｉｎ１
と演算増幅器ＡＭＰ１の出力端子との間には上記第１の
抵抗Ｒ１と直列形態となるように第２の抵抗Ｒ２が接続
されている。また、演算増幅器ＡＭＰ１の出力端子と反
転入力端子（−）との間にはフィードバック容量Ｃ３が
接続され、該フィードバック容量Ｃ３と並列に第２のス
イッチＳ２が接続されている。さらに、演算増幅器ＡＭ
Ｐ１の非反転入力端子（＋）は、スイッチＳ３を介して
アナロググランド端子ＡＧまたは第２のアナログ入力端
子Ｖｉｎ２に接続可能にされている。
【００１７】上記第１〜第３のスイッチＳ１〜Ｓ３は、
上記動作モード切替え制御信号Ｖ２またはその反転信号
／Ｖ２によって制御されるように構成されており、動作
モード切替え制御信号Ｖ２がハイレベルのときは第１の
スイッチＳ１がオン、Ｓ２がオフされ、第３のスイッチ
Ｓ３はアナロググランド端子ＡＧ側に接続される。この
ときアンプＡＭＰ１は反転増幅器として動作して、第１
のアナログ入力端子Ｖｉｎ１に入力されている信号と極
性が反対で抵抗Ｒ１とＲ２の比に応じて増幅された出力
電圧Ｖｏｕｔを出力する。
上記動作モード切替え制御信号Ｖ２またはその反転信号
／Ｖ２によって制御されるように構成されており、動作
モード切替え制御信号Ｖ２がハイレベルのときは第１の
スイッチＳ１がオン、Ｓ２がオフされ、第３のスイッチ
Ｓ３はアナロググランド端子ＡＧ側に接続される。この
ときアンプＡＭＰ１は反転増幅器として動作して、第１
のアナログ入力端子Ｖｉｎ１に入力されている信号と極
性が反対で抵抗Ｒ１とＲ２の比に応じて増幅された出力
電圧Ｖｏｕｔを出力する。
【００１８】一方、動作モード切替え制御信号Ｖ２がロ
ウレベルのときは、第１のスイッチＳ１がオフ、Ｓ２が
オンされてアンプＡＭＰ１の出力端子と反転入力端子
（−）とが短絡されるとともに、第３のスイッチＳ３は
第２のアナログ入力端子Ｖｉｎ２側に接続され
る。これによって、アンプＡＭＰ１はボルテージフォロ
ワとして動作し、第２のアナログ入力端子Ｖｉｎ２に入
力されているアナログ信号と同一レベルの電圧Ｖｏｕｔ
を出力する。
ウレベルのときは、第１のスイッチＳ１がオフ、Ｓ２が
オンされてアンプＡＭＰ１の出力端子と反転入力端子
（−）とが短絡されるとともに、第３のスイッチＳ３は
第２のアナログ入力端子Ｖｉｎ２側に接続され
る。これによって、アンプＡＭＰ１はボルテージフォロ
ワとして動作し、第２のアナログ入力端子Ｖｉｎ２に入
力されているアナログ信号と同一レベルの電圧Ｖｏｕｔ
を出力する。
【００１９】以上説明したように、上記実施例は、一対
のソース共通接続された差動ＭＯＳトランジスタを有す
る差動増幅段と、該差動増幅段の出力ノードにゲートが
接続されたＭＯＳトランジスタを有する出力段と、該出
力段の出力ノードと上記差動増幅段の出力ノードとの間
に接続された２組の容量およびＭＯＳトランジスタから
なる位相補償回路とにより演算増幅回路を構成し、上記
位相補償回路のＭＯＳトランジスタの少なくとも一方を
オン、オフ制御して反転増幅回路として動作する時とボ
ルテージフォロアとして動作する時とで上記位相補償回
路による位相余裕を変化させるようにしたので、反転増
幅回路およびボルテージフォロアを必要とする半導体集
積回路のチップ面積を低減することができるとともに、
スイッチをオン、オフさせることで容量を切り替えて反
転増幅回路として動作するときとボルテージフォロアと
して動作するときとでそれぞれ最適な位相余裕を確保す
ることができるという効果がある。
のソース共通接続された差動ＭＯＳトランジスタを有す
る差動増幅段と、該差動増幅段の出力ノードにゲートが
接続されたＭＯＳトランジスタを有する出力段と、該出
力段の出力ノードと上記差動増幅段の出力ノードとの間
に接続された２組の容量およびＭＯＳトランジスタから
なる位相補償回路とにより演算増幅回路を構成し、上記
位相補償回路のＭＯＳトランジスタの少なくとも一方を
オン、オフ制御して反転増幅回路として動作する時とボ
ルテージフォロアとして動作する時とで上記位相補償回
路による位相余裕を変化させるようにしたので、反転増
幅回路およびボルテージフォロアを必要とする半導体集
積回路のチップ面積を低減することができるとともに、
スイッチをオン、オフさせることで容量を切り替えて反
転増幅回路として動作するときとボルテージフォロアと
して動作するときとでそれぞれ最適な位相余裕を確保す
ることができるという効果がある。
【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図１
に示されている演算増幅回路は、入力差動ＭＯＳトラン
ジスタＭ５，Ｍ６としてＰチャネルＭＯＳトランジスタ
を使用しているが、入力差動ＭＯＳトランジスタＭ５，
Ｍ６をＮチャネル型のＭＯＳトランジスタで構成した演
算増幅回路にも適用することができる。また、上記実施
例では、位相補償回路３の抵抗用ＭＯＳトランジスタＭ
１７の制御電圧Ｖｂを発生するバイアス回路４を、差動
増幅段１の定電流源ＭＯＳトランジスタＭ４のゲートに
印加されるバイアス電圧Ｖ１を発生するバイアス回路と
は別個に構成しているが、これらのバイアス電圧を同一
のバイアス回路で発生させるように構成することも可能
である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図１
に示されている演算増幅回路は、入力差動ＭＯＳトラン
ジスタＭ５，Ｍ６としてＰチャネルＭＯＳトランジスタ
を使用しているが、入力差動ＭＯＳトランジスタＭ５，
Ｍ６をＮチャネル型のＭＯＳトランジスタで構成した演
算増幅回路にも適用することができる。また、上記実施
例では、位相補償回路３の抵抗用ＭＯＳトランジスタＭ
１７の制御電圧Ｖｂを発生するバイアス回路４を、差動
増幅段１の定電流源ＭＯＳトランジスタＭ４のゲートに
印加されるバイアス電圧Ｖ１を発生するバイアス回路と
は別個に構成しているが、これらのバイアス電圧を同一
のバイアス回路で発生させるように構成することも可能
である。
【００２１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２２】すなわち、反転増幅回路の機能とボルテー
ジフォロアの機能を備えた半導体集積回路のチップ面積
の低減を図ることができる。
ジフォロアの機能を備えた半導体集積回路のチップ面積
の低減を図ることができる。
【図１】本発明に係る半導体集積回路に使用される演算
増幅回路の一実施形態を示す回路図である。
増幅回路の一実施形態を示す回路図である。
【図２】図１の演算増幅回路を用いて反転増幅回路の機
能とボルテージフォロアの機能を備えたアナログ信号処
理回路を構成した実施例を示す回路図である。
能とボルテージフォロアの機能を備えたアナログ信号処
理回路を構成した実施例を示す回路図である。
【図３】演算増幅回路を用いた音声信号処理回路の一例
を示す回路図である。
を示す回路図である。
１ 差動増幅段 ２ 出力段 ３ 位相補償回路 ４ バイアス回路 １１ 反転増幅回路 １２ フィルタ １３ Ａ／Ｄ変換回路 １４ ボルテージフォロワ
Claims (4)
- 【請求項１】 ２以上の容量を備えた位相補償回路を有
し、動作モード切替え制御信号によって上記位相補償回
路の容量値が切替え可能に構成された演算増幅回路を備
えてなることを特徴とする半導体集積回路。 - 【請求項２】 上記演算増幅回路は、一対のソース共通
接続された差動ＭＯＳトランジスタを有する差動増幅段
と、該差動増幅段の出力ノードにゲートが接続されたＭ
ＯＳトランジスタを有する出力段と、該出力段の出力ノ
ードと上記差動増幅段の出力ノードとの間に接続された
２組の直列形態の容量およびＭＯＳトランジスタからな
る位相補償回路とで構成され、該位相補償回路の２つの
ＭＯＳトランジスタのうち一方は、反転増幅回路として
動作する時とボルテージフォロアとして動作する時に応
じてオンまたはオフ状態にされるようにされてなること
を特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 上記位相補償回路のＭＯＳトランジスタ
の制御電圧を発生するバイアス回路を備え、位相補償回
路内のＭＯＳトランジスタのいずれか一方は、上記バイ
アス回路からの電圧により常時オン状態されていること
を特徴とする請求項２に記載の半導体集積回路。 - 【請求項４】 請求項１〜３に記載の演算増幅回路と、
第１のアナログ入力端子と上記演算増幅回路の反転入力
端子との間に直列接続された第１の抵抗および第１のス
イッチと、上記第１のアナログ入力端子と上記演算増幅
回路の出力端子との間に上記第１の抵抗と直列に接続さ
れた第２の抵抗と、上記差動増幅回路の出力端子と反転
入力端子との間に接続されたフィードバック容量と、該
フィードバック容量と並列に接続された第２のスイッチ
と、上記演算増幅回路の非反転入力端子と第２のアナロ
グ入力端子およびアナロググランド端子との間に接続さ
れた第３のスイッチとからなる信号処理回路を備えてな
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328829A JPH09167929A (ja) | 1995-12-18 | 1995-12-18 | 演算増幅回路を備えた半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328829A JPH09167929A (ja) | 1995-12-18 | 1995-12-18 | 演算増幅回路を備えた半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167929A true JPH09167929A (ja) | 1997-06-24 |
Family
ID=18214556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328829A Pending JPH09167929A (ja) | 1995-12-18 | 1995-12-18 | 演算増幅回路を備えた半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167929A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
| CN103731111A (zh) * | 2012-10-11 | 2014-04-16 | 佳能株式会社 | 放大器电路 |
| JP2014120840A (ja) * | 2012-12-14 | 2014-06-30 | Renesas Electronics Corp | 半導体装置及びオフセット電圧の補正方法 |
| JP2015191280A (ja) * | 2014-03-27 | 2015-11-02 | ラピスセミコンダクタ株式会社 | 半導体装置及び電流源制御方法 |
-
1995
- 1995-12-18 JP JP7328829A patent/JPH09167929A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
| CN103731111A (zh) * | 2012-10-11 | 2014-04-16 | 佳能株式会社 | 放大器电路 |
| JP2014078890A (ja) * | 2012-10-11 | 2014-05-01 | Canon Inc | 増幅回路 |
| JP2014120840A (ja) * | 2012-12-14 | 2014-06-30 | Renesas Electronics Corp | 半導体装置及びオフセット電圧の補正方法 |
| JP2015191280A (ja) * | 2014-03-27 | 2015-11-02 | ラピスセミコンダクタ株式会社 | 半導体装置及び電流源制御方法 |
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