JPH0559978U - デルタシグマａ／ｄ変換回路 - Google Patents
デルタシグマａ／ｄ変換回路Info
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- JPH0559978U JPH0559978U JP540992U JP540992U JPH0559978U JP H0559978 U JPH0559978 U JP H0559978U JP 540992 U JP540992 U JP 540992U JP 540992 U JP540992 U JP 540992U JP H0559978 U JPH0559978 U JP H0559978U
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Abstract
(57)【要約】
【目的】 直流信号がデジタル信号に変換できるよう
にしたデルタシグマＡ／Ｄ変換回路を提供すること。 【構成】 出力信号を１クロックだけ遅延した信号と
入力信号とを引算して、その引算結果を積分し、その積
分結果を量子化してパルス信号を出力するデルタシグマ
Ａ／Ｄ変換回路において、引算器の入力側に入力信号を
積分する積分回路を設けて、該積分回路で直流電圧を変
化させ、その変化分をＡ／Ｄ変換するようにした。
にしたデルタシグマＡ／Ｄ変換回路を提供すること。 【構成】 出力信号を１クロックだけ遅延した信号と
入力信号とを引算して、その引算結果を積分し、その積
分結果を量子化してパルス信号を出力するデルタシグマ
Ａ／Ｄ変換回路において、引算器の入力側に入力信号を
積分する積分回路を設けて、該積分回路で直流電圧を変
化させ、その変化分をＡ／Ｄ変換するようにした。
Description
【０００１】
本考案は、アナログ入力を粗密のパルス信号に変換して出力するデルタシグマ Ａ／Ｄ変換回路に関するものである。
【０００２】
図３に従来のデルタシグマＡ／Ｄ変換回路のブロック図を示す。１はアナログ 信号が印加する入力端子、２は引算器、３は引算器２の出力を積分する積分器、 ４は積分器３の出力を量子化して時間軸に沿って粗密に変化するパルス信号を出 力する量子化器、５は量子化器４の出力を１クロック（量子化器４の動作クロッ ク）分だけ遅延して上記引算器に引算信号として入力させる帰還回路、６はパル ス信号出力端子である。
【０００３】 このＡ／Ｄ変換回路では、例えば入力端子１にサイン波の入力信号Ａを印加す ると、引算器２の出力側に図４に示す信号が現れる。Ｂが引算器２の出力信号で ある。このように、入力信号Ａの変化の少ない部分（頂部や谷部）では引算器２ の出力信号Ｂはパルス密度が低く、変化の大きい部分（０付近）ではパルス密度 が高くなっている。そして、この信号を積分器３で積分した信号Ｃは、図５に示 すようになり、これを量子化器４で量子化すると、図６に示すように０Ｖを中心 として＋１Ｖと−１Ｖの間を変化するパルス信号Ｄとなる。
【０００４】 このように、元のアナログ入力信号Ａが、その頂部や底部のように変化の少な い部分でパルス密度が低く、変化の大きな部分でパルス密度が高くなるようなパ ルス信号Ｄに変換される。よって、ある時点を基準点とし、それ以後に出力した パルス信号Ｄをアップ／ダウンカウントすることにより、当該カウント時点での 入力電圧値を知ることができる。例えば、入力信号Ａの０Ｖ点をカウント開始点 とすれば、入力信号Ａの最大値でアップカウント値が最大となり、０Ｖで０カウ ントとなり、最小値でダウンカンウト値が最小となる。
【０００５】
ところが、このＡ／Ｄ変換回路は、上記のように入力電圧の変化をパルス数に 変換する方式のものであり、入力信号が変化しない直流信号をデジタル信号に変 換することはできなかった。
【０００６】 本考案の目的は、直流信号がデジタル信号に変換できるようにしたデルタシグ マＡ／Ｄ変換回路を提供することである。
【０００７】
このため本考案は、引算器、該引算器の出力を積分する積分器、該積分器の 出力を量子化して粗密のパルス信号を出力する量子化器、及び該量子化器の出力 を１クロック分遅延して上記引算器に引算信号として入力させる帰還回路を具備 し、上記引算器の加算入力としてアナログ入力信号を印加し、上記量子化器から 出力を取り出するデルタシグマＡ／Ｄ変換回路において、上記引算器の入力側に 、積分回路と、該積分回路の時定数より長い周期でオンして入力電圧を該積分回 路に印加させその後オフしてこれを繰り返す第１スイッチと、上記第１スイッチ がオフしている間に上記積分回路をリセットする第２スイッチとを設けて構成し た。
【０００８】
以下、本考案の実施例について説明する。図１はその一実施例のデルタシグマ Ａ／Ｄ変換回路のブロック図である。この図１の回路は、前述した図３の回路の 入力端子１と引算器２との間にスイッチＳ１を直列接続し、引算器２の入力側と 接地との間に抵抗ＲとコンデンサＣからなる積分回路７を接続し、更にこのコン デンサＣに電荷放電用のスイッチＳ２を接続したものである。他は前述した図３ と同じである。
【０００９】 この回路では、図２に示すように、スイッチＳ１を、積分回路７の時定数Ｔ１ （＝ＣＲ）よりも長い時間Ｔ２だけオンしてコンデンサＣに電荷を満充電し、そ のスイッチＳ１をオフした後に若干の時間Ｔ３だけスイッチＳ２をオンしてコン デンサＣの電荷を放電させ、スイッチＳ１のオフの時間Ｔ４の経過後に同様のこ とを繰り返す。
【００１０】 この結果、引算器２には積分回路７で徐々に上昇し変化する電圧が入力するの で、その積分変化電圧をＡ／Ｄ変換できる。従って、スイッチＳ１のオン時点を 測定開始点とし時定数Ｔ１の経過後を測定終了時点とすることにより、その間に 量子化器４から得られたパルスの数のカウント値から入力直流電圧を知ることが できる。このときの精度や変換速度は時定数Ｔ１、スイッチＳ１のオン継続時間 Ｔ２、時間Ｔ３等の選定によって適正値に設定できる。
【００１１】
以上のように本考案によれば、直流電圧を変換できるデルタシグマＡ／Ｄ変換 回路を実現できるようになる。
【図面の簡単な説明】
【図１】 本考案の一実施例のデルタシグマＡ／Ｄ変換
回路の回路図である。
回路の回路図である。
【図２】 同Ａ／Ｄ変換回路の動作のタイミングチャー
トである。
トである。
【図３】 従来のデルタシグマＡ／Ｄ変換回路の回路図
である。
である。
【図４】 同Ａ／Ｄ変換回路の引算器の出力信号波形図
である。
である。
【図５】 同Ａ／Ｄ変換回路の積分器の出力信号波形図
である。
である。
【図６】 同Ａ／Ｄ変換回路の量子化器の出力信号波形
図である。
図である。
１：入力端子、２：引算器、３：積分器、４：量子化
器、５：帰還回路、６：出力端子、７：積分回路。
器、５：帰還回路、６：出力端子、７：積分回路。
Claims (1)
- 【請求項１】 引算器、該引算器の出力を積分する積
分器、該積分器の出力を量子化して粗密のパルス信号を
出力する量子化器、及び該量子化器の出力を１クロック
分遅延して上記引算器に引算信号として入力させる帰還
回路を具備し、上記引算器の加算入力としてアナログ入
力信号を印加し、上記量子化器から出力を取り出するデ
ルタシグマＡ／Ｄ変換回路において、 上記引算器の入力側に、積分回路と、該積分回路の時定
数より長い周期でオンして入力電圧を該積分回路に印加
させその後オフしてこれを繰り返す第１スイッチと、上
記第１スイッチがオフしている間に上記積分回路をリセ
ットする第２スイッチとを設けたことを特徴とするデル
タシグマＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP540992U JP2581826Y2 (ja) | 1992-01-17 | 1992-01-17 | デルタシグマａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP540992U JP2581826Y2 (ja) | 1992-01-17 | 1992-01-17 | デルタシグマａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0559978U true JPH0559978U (ja) | 1993-08-06 |
| JP2581826Y2 JP2581826Y2 (ja) | 1998-09-24 |
Family
ID=11610353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP540992U Expired - Fee Related JP2581826Y2 (ja) | 1992-01-17 | 1992-01-17 | デルタシグマａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581826Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7330521B2 (en) | 2002-07-26 | 2008-02-12 | Sharp Kabushiki Kaisha | Correlator and receiver including the same |
-
1992
- 1992-01-17 JP JP540992U patent/JP2581826Y2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7330521B2 (en) | 2002-07-26 | 2008-02-12 | Sharp Kabushiki Kaisha | Correlator and receiver including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581826Y2 (ja) | 1998-09-24 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |
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