JPH0559986U - データ伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 １本の伝送路を使用するだけで、アナログデ
ータおよびディジタルデータを双方向に伝送できる簡単
な構成のデータ伝送装置を提供する。 【構成】 伝送ポート１および２に、それぞれカウンタ
３１および３２を設け、クロックパルス発生回路４から
クロック信号伝送路３Ｃを介して供給されるクロック信
号ＣＫによってカウンタ３１および３２をインクリメン
トし、伝送ポート１に設けられた選択回路４１が、カウ
ンタ３１の出力に応じて、伝送ポート１の複数の構成要
素のいずれか一つを選択して、データ伝送路３Ｄを介す
るデータ伝送を可能にするとともに、伝送ポート２に設
けられた選択回路４２が、カウンタ３２の出力に応じ
て、伝送ポート２の複数の構成要素のいずれか一つを選
択して、データ伝送路３Ｄを介するデータ伝送を可能に
する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、複数の例えば入出力情報等のデータを伝送するデータ伝送装置に関 する。

【０００２】

【従来の技術】

従来、入出力情報を伝送する代表的方法としては、以下のものが存在する。 （１）各入出力末端および各入出力処理部の間に、専用の伝送路を１本設ける 方法。 （２）入出力末端および入出力処理部を指定するための符号化アドレスの伝送 路（アドレスバス）と、符号化デ−タの伝送路（デ−タバス）と、デ−タの送受 信タイミングをとるための制御信号の伝送路と、これらの伝送路を制御し制御信 号の発生を制御する制御装置を備える、いわゆるプロセッサバスによる方法。 （３）符号化デ−タの往復用の伝送路と、デ−タ送受信のための制御信号の伝 送路と、制御装置とを備え、各入出力デ−タを一定の長さ、順序にて直列デ−タ 転送する方法（例えば、ＲＳ−２３２Ｃ，４２２等のビットシリアルインタ−フ ェ−ス）。

【０００３】

【考案が解決しようとする課題】

上述の従来の技術の（１）においては、入出力末端の数に応じた伝送路が必要 となり、多大な配線スペ−ス、配線コストが必要となる。

【０００４】 （２）においては、アナログデ−タを伝送するためには、アナログ／ディジタ ル変換を行う必要があり、入出力末端の回路が複雑になるほか、マイクロプロセ ッサの介在が不可避である。 また入出力末端の数ｎもしくはアナログ・デ−タ の分解能１／ｎに対しｌｏｇ₂ｎ以上の数の伝送路が必要となる。

【０００５】 （３）においても、アナログデ−タをディジタルデータに変換する必要がある とともに、並列／直列のデ−タ変換が必要となり、入出力末端の回路が複雑とな ってしまう。また双方向のデ−タ伝送のためには２系統の伝送ラインが必要とな る。

【０００６】 本考案は、上述の従来の問題点解決すべくなされてもので、複数の構成要素を 含む第１伝送ポートと、この第１ポートの複数の構成要素にそれぞれ対応した複 数の構成要素を含む第２伝送ポートとの間において、１本の伝送路を使用するだ けで、アナログデータおよびディジタルデータを双方向に伝送できる簡単な構成 のデータ伝送装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】

請求項１に記載のデータ伝送装置は、複数の構成要素（例えば、実施例のアナ ログ入力末端１０、ディジタル入力末端１１、アナログ出力末端１２およびディ ジタル出力末端１３）を含む第１伝送ポートに設けられた第１カウンタ（例えば 、実施例のカウンタ３１）と、これらの複数の構成要素にそれぞれ対応した複数 の構成要素（例えば、実施例のアナログ入力処理部７０、ディジタル入力処理部 ７１、アナログ出力処理部７２およびディジタル出力処理部７３）を含む第２伝 送ポートに設けられた第２カウンタ（例えば、実施例のカウンタ３２）と、第１ および第２カウンタをインクリメントするためのクロック信号を発生するクロッ ク信号発生回路（例えば、実施例のクロックパルス発生回路４）と、クロック信 号を第１および第２カウンタに供給するために、第１カウンタと第２カウンタと の間に設けられたクロック信号伝送路（例えば、実施例のクロックパルス伝送路 ３Ｃ）と、第１伝送ポートの複数の構成要素と、第２伝送ポートの複数の構成要 素との間に設けられた１つのデータ伝送路（例えば、実施例のデータ伝送路３Ｄ ）と、第１伝送ポートに設けられ、第１カウンタの出力に応じて、第１伝送ポー トの複数の構成要素のいずれか一つがデータ伝送路を介するデータ伝送が可能と なるように第１伝送ポートの複数の構成要素のいずれか一つを選択する第１選択 回路（例えば、実施例の選択回路４１、ならびにＬＯＷ ＡＣＴＩＶＥ ＡＮＤ ゲート６２および６３）と、第２伝送ポートに設けられ、第２カウンタの出力に 応じて、第２伝送ポートの複数の構成要素のいずれか一つがデータ伝送路を介す るデータ伝送が可能となるように第２伝送ポートの複数の構成要素のいずれか一 つを選択する第２選択回路（例えば、実施例の選択回路４２、ＬＯＷ ＡＣＴＩ ＶＥ ＡＮＤゲート１０１および１０２）とを備えることを特徴とする。

【０００８】 請求項２に記載のデータ伝送装置は、第１および第２カウンタを周期的にリセ ットするためのリセット信号を発生するリセット信号発生回路（例えば、実施例 のリセット信号発生回路５）と、第１および第２カウンタにリセット信号を供給 するために、第１カウンタと第２カウンタとの間に設けられたリセット信号伝送 路（例えば、実施例のリセット信号伝送路３Ｒ）とをさらに備える。

【０００９】

【作用】

請求項１の構成のデータ伝送装置においては、第１伝送ポートに設けられた第 １カウンタおよび第２伝送ポートに設けられた第２カウンタが、クロック信号発 生回路からクロック信号伝送路を介して供給されるクロック信号によってそれぞ れ、インクリメントされ、第１選択回路が、第１カウンタの出力に応じて、第１ 伝送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路を介する データ伝送を可能にするとともに、第２選択回路が、第２カウンタの出力に応じ て、第２伝送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路 を介するデータ伝送を可能にする。従って、１つのデータ伝送路でデータを伝送 できる。また、アナログデータもそのまま伝送できるので、Ａ／Ｄ変換およびＤ ／Ａ変換が不要となる。また、構成要素の選択の基礎としてカウンタの出力を使 用し、カウンタをクロック信号でインクリメントしているので、構成要素選択の ためにはクロック信号伝送路があればよく、いわゆるアドレスラインが不要とな り、構成要素の数が増加しても、構成要素選択のための伝送路数は、増加しない 。

【００１０】 請求項２の構成のデータ伝送装置においては、リセット信号発生回路から出力 されたリセット信号がリセット信号伝送路を介して第１および第２カウンタに供 給される。従って、第１および第２カウンタが同時にリセットされるので、第１ および第２伝送ポートの動作の同期エラーを防止できる。また、第１および第２ カウンタを定期的にリセットすることにより、第１および第２カウンタが、構成 要素の選択に必要のない値までインクリメントされるのを防止できるから、動作 時間を節約できる。

【００１１】

【実施例】

以下、図面を参照して本考案の実施例を詳細に説明する。 図１は、本考案の 一実施例を示すブロック図である。この実施例は、第１伝送ポート１と、第２伝 送ポート２との間においてアナログデータおよびディジタルデータの伝送を行う データ伝送装置である。第１伝送ポート１と、第２伝送ポート２との間には、ク ロックパルス伝送路３Ｃと、リセット信号伝送路３Ｒと、データ伝送路３Ｄと、 帰還路３Ｅが設けられている。

【００１２】 第１伝送ポート１は、送信すべきアナログデータを発生するアナログ入力末端 １０と、送信すべきディジタルデータを発生するディジタル入力末端１１と、ア ナログデータを受信すべきアナログ出力末端１２と、ディジタルデータを受信す べきディジタル出力末端１３とを備えている。アナログ入力末端１０は、アナロ グスイッチ２０を介してデータ伝送路３Ｄに接続されている。ディジタル入力末 端１１は、アナログスイッチ２１を介してデータ伝送路３Ｄに接続されている。 アナログ出力末端１２は、サンプルホールド回路５２およびアナログスイッチ２ ２を介してデータ伝送路３Ｄに接続されている。ディジタル出力末端１３は、デ ータラッチ５３およびアナログスイッチ２３を介してデータ伝送路３Ｄに接続さ れている。

【００１３】 カウンタ３１は、第２伝送ポート２に設けられたクロックパルス発生回路４が 出力するクロックパルスＣＫをクロックパルス伝送路３Ｃを介して受ける毎に、 値を増加させる。また、カウンタ３１は、第２伝送ポート２に設けられたリセッ ト信号発生回路５が出力するリセット信号ＲＳＴをリセット信号伝送路３Ｒを介 して受けると、リセットされる。

【００１４】 カウンタ３１の出力は、選択回路４１に供給される。選択回路４１は、カウン タ３１の出力の第１ビットＱ１をゲート信号として受け、カウンタ３１の出力の 第２および第３ビットＱ２およびＱ３の値をデコードするデコーダ４３と、一方 の入力においてカウンタ３１の出力の第０ビットＱ０を受けるとともに、他方の 入力においてクロックパルスＣＫを受けるＮＡＮＤゲート４５とを備えている。

【００１５】 デコーダ４１は、カウンタ３１の出力である第２および第３ビットＱ２および Ｑ３がともに「０」であるときには、アナログ入力末端１０に接続されたアナロ グスイッチ２０に伝送路使用許可信号Ｙ０を供給し、Ｑ２およびＱ３がそれぞれ 「１」および「０」のときには、ディジタル入力末端１１に接続されたアナログ スイッチ２１に伝送路使用許可信号Ｙ１を供給し、Ｑ２およびＱ３がそれぞれ「 ０」および「１」のときには、アナログ出力末端１２に接続されたアナログスイ ッチ２２に伝送路使用許可信号Ｙ２を供給し、Ｑ２およびＱ３がともに「１」の ときには、ディジタル出力末端１３に接続されたアナログスイッチ２３に伝送路 使用許可信号Ｙ３を供給する。

【００１６】 アナログスイッチ２０が、伝送路使用許可信号Ｙ０を受けると、接続状態とな り、アナログ入力末端１０から出力されるアナログデータが、データ伝送路３Ｄ へ供給可能となる。アナログスイッチ２１が、伝送路使用許可信号Ｙ１を受ける と、接続状態となり、ディジタル入力末端１１から出力されるディジタルデータ が、データ伝送路３Ｄへ供給可能となる。

【００１７】 アナログスイッチ２２が、伝送路使用許可信号Ｙ２を受けると、接続状態とな り、データ伝送路３Ｄからのアナログデータがサンプルホールド回路５２に供給 可能となる。サンプルホールド回路５２は、ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲー ト６２から読取信号Ｒ２を受けたときに、アナログスイッチ２２から供給された アナログデータをサンプリンングして保持する。ＬＯＷ ＡＣＴＩＶＥ ＡＮＤ ゲート６２の一方の入力端子は、デコーダ４３の伝送路使用許可信号Ｙ２を出力 する端子に接続され、他方の入力端子は、ＮＡＮＤゲート４５の出力端子に接続 されている。ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート６２は、第２伝送ポート２か らの単位伝送時間（これは、伝送路使用許可信号のＯＮの期間に相当）の開始か らデータ伝送路３Ｄによる遅延時間経過後に読取信号Ｒ２を出力して、データが 確実にサンプルホールド回路５２に保持されるようにする。

【００１８】 アナログスイッチ２３が、伝送路使用許可信号Ｙ３を受けると、接続状態とな り、データ伝送路３Ｄからのディジタルデータがデータラッチ５３に供給可能と なる。データラッチ５３は、ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート６３から読取 信号Ｒ３を受けたときに、アナログスイッチ２３から供給されたディジタルデー タをラッチする。ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート６３の一方の入力端子は 、デコーダ４３の伝送路使用許可信号Ｙ３を出力する端子に接続され、他方の入 力端子は、ＮＡＮＤゲート４５の出力端子に接続されている。ＬＯＷ ＡＣＴＩ ＶＥ ＡＮＤゲート６３は、第２伝送ポート２からの単位伝送時間（これは、伝 送路使用許可信号のＯＮの期間に相当）の開始からデータ伝送路３Ｄによる遅延 時間経過後に読取信号Ｒ３を出力して、データが確実にデータラッチ５３にラッ チされるようにする。

【００１９】 第２伝送ポート２は、アナログデータを受信すべきアナログ入力処理部７０と 、ディジタルデータを受信すべきディジタル入力処理部７１と、送信すべきアナ ログデータを発生するアナログ出力処理部７２と、送信すべきディジタルデータ を発生するディジタル出力処理部７３とを備えている。アナログ入力処理部７０ は、サンプルホールド回路９０およびアナログスイッチ８０を介してデータ伝送 路３Ｄに接続されている。ディジタル入力処理部７１は、データラッチ９１およ びアナログスイッチ８１を介してデータ伝送路３Ｄに接続されている。アナログ 出力処理部７２は、アナログスイッチ８２を介してデータ伝送路３Ｄに接続され ている。ディジタル出力処理部７３は、アナログスイッチ８３を介してデータ伝 送路３Ｄに接続されている。

【００２０】 カウンタ３２は、クロックパルス発生回路４が出力するクロックパルスＣＫを クロックパルス伝送路３Ｃを介して受ける毎に、値を増加させる。また、カウン タ３２は、リセット信号発生回路５が出力するリセット信号ＲＳＴをリセット信 号伝送路３Ｒを介して受けると、リセットされる。すなわち、カウンタ３２は、 第１伝送ポート１のカウンタ３１と同期した動作をする。

【００２１】 カウンタ３２の出力は、選択回路４２に供給される。選択回路４２は、カウン タ３２の出力の第１ビットＱ１をゲート信号として受け、カウンタ３２の出力の 第２および第３ビットＱ２およびＱ３の値をデコードするデコーダ４７と、一方 の入力においてカウンタ３２の出力の第０ビットＱ０を受けるとともに、他方の 入力においてクロックパルスＣＫを受けるＮＡＮＤゲート４９とを備えている。

【００２２】 デコーダ４７は、カウンタ３２の出力である第２および第３ビットＱ２および Ｑ３がともに「０」であるときには、アナログ入力処理部７０に接続されたアナ ログスイッチ８０に伝送路使用許可信号Ｙ０を供給し、Ｑ２およびＱ３がそれぞ れ「１」および「０」のときには、ディジタル入力処理部７１に接続されたアナ ログスイッチ８１に伝送路使用許可信号Ｙ１を供給し、Ｑ２およびＱ３がそれぞ れ「０」および「１」のときには、アナログ出力処理部７２に接続されたアナロ グスイッチ８２に伝送路使用許可信号Ｙ２を供給し、Ｑ２およびＱ３がともに「 １」のときには、ディジタル出力処理部７３に接続されたアナログスイッチ８３ に伝送路使用許可信号Ｙ３を供給する。

【００２３】 アナログスイッチ８０が、伝送路使用許可信号Ｙ０を受けると、接続状態とな り、データ伝送路３Ｄからのアナログデータがサンプルホールド回路９０に供給 可能となる。サンプルホールド回路９０は、ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲー ト１０１から読取信号Ｒ０を受けたときに、アナログスイッチ８０から供給され たアナログデータをサンプリンングして保持する。ＬＯＷ ＡＣＴＩＶＥ ＡＮ Ｄゲート１０１の一方の入力端子は、デコーダ４７の伝送路使用許可信号Ｙ０を 出力する端子に接続され、他方の入力端子は、ＮＡＮＤゲート４９の出力端子に 接続されている。ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート１０１は、第１伝送ポー ト１からの単位伝送時間（これは、伝送路使用許可信号のＯＮの期間に相当）の 開始からデータ伝送路３Ｄによる遅延時間経過後に読取信号Ｒ０を出力して、デ ータが確実にサンプルホールド回路９０に保持されるようにする。

【００２４】 アナログスイッチ８１が、伝送路使用許可信号Ｙ１を受けると、接続状態とな り、データ伝送路３Ｄからのディジタルデータがデータラッチ９１に供給可能と なる。データラッチ９１は、ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート１０２から読 取信号Ｒ１を受けたときに、アナログスイッチ８１から供給されたディジタルデ ータをラッチする。ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート１０２の一方の入力端 子は、デコーダ４７の伝送路使用許可信号Ｙ１を出力する端子に接続され、他方 の入力端子は、ＮＡＮＤゲート４９の出力端子に接続されている。ＬＯＷ ＡＣ ＴＩＶＥ ＡＮＤゲート１０２は、第１伝送ポート１からの単位伝送時間（これ は、伝送路使用許可信号のＯＮの期間に相当）の開始からデータ伝送路３Ｄによ る遅延時間経過後に読取信号Ｒ１を出力して、データが確実にデータラッチ９１ にラッチされるようにする。

【００２５】 アナログスイッチ８２が、伝送路使用許可信号Ｙ２を受けると、接続状態とな り、アナログ出力処理部７２から出力されるアナログデータが、データ伝送路３ Ｄへ供給可能となる。アナログスイッチ８３が、伝送路使用許可信号Ｙ３を受け ると、接続状態となり、ディジタル出力処理部７３から出力されるディジタルデ ータが、データ伝送路３Ｄへ供給可能となる。

【００２６】 図２は、図１の実施例の伝送動作を示すタイミングチャ−トである。以下、図 ２を参照しつつ図１の実施例の動作を説明する。第１および第２伝送ポート１お よび２のカウンタ３１および３２は、クロックパルスＣＫによって値が順次増加 される。第１伝送ポート１のカウンタ３１の出力である第２および第３ビットＱ ２およびＱ３がともに「０」になると、デコーダ４３は、アナログ入力末端１０ に接続されたアナログスイッチ２０に伝送路使用許可信号Ｙ０を供給し、これに より、アナログスイッチ２０が接続状態となって、アナログ入力末端１０から出 力されたアナログデータが、アナログスイッチ２０を介してデータ伝送路３Ｄに 供給される。

【００２７】 他方、第２伝送ポート２のカウンタ３２の出力である第２および第３ビットＱ ２およびＱ３がともに「０」になると、デコーダ４７は、アナログ入力処理部７ ０に接続されたアナログスイッチ８０に伝送路使用許可信号Ｙ０を供給し、これ により、アナログスイッチ８０が接続状態となって、第１伝送ポート１のアナロ グ入力末端１０からデータ伝送路３Ｄに供給されたアナログデータが、アナログ スイッチ８０を介してサンプルホールド回路９０に供給される。そして、ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート１０１から読取信号Ｒ０が供給されると、サンプル ホールド回路９０は、供給されたアナログデータをサンプリングするとともに保 持し、アナログ入力処理部７０に出力する。

【００２８】 次に、第１伝送ポート１のカウンタ３１の出力である第２および第３ビットＱ ２およびＱ３がそれぞれ「１」および「０」になると、デコーダ４３は、ディジ タル出力末端１１に接続されたアナログスイッチ２１に伝送路使用許可信号Ｙ１ を供給し、これにより、アナログスイッチ２１が接続状態となって、ディジタル 入力末端１１から出力されたディジタルデータが、アナログスイッチ２１を介し てデータ伝送路３Ｄに供給される。

【００２９】 他方、第２伝送ポート２のカウンタ３２の出力である第２および第３ビットＱ ２およびＱ３がそれぞれ「１」および「０」になると、デコーダ４７は、ディジ タル入力処理部７１に接続されたアナログスイッチ８１に伝送路使用許可信号Ｙ １を供給し、これにより、アナログスイッチ８１が接続状態となって、第１伝送 ポート１のディジタル入力末端１１からデータ伝送路３Ｄに供給されたディジタ ルデータが、アナログスイッチ８１を介してデータラッチ９１に供給される。そ して、ＬＯＷＡＣＴＩＶＥ ＡＮＤゲート１０２から読取信号Ｒ１が供給される と、データラッチ９１は、供給されたディジタルデータをラッチし、ディジタル 入力処理部７１に出力する。

【００３０】 次に、第２伝送ポート２のカウンタ３２の出力である第２および第３ビットＱ ２およびＱ３がそれぞれ「０」および「１」になると、デコーダ４７は、アナロ グ出力処理部７２に接続されたアナログスイッチ８２に伝送路使用許可信号Ｙ２ を供給し、これにより、アナログスイッチ８２が接続状態となって、アナログ出 力処理部７２から出力されたアナログデータが、アナログスイッチ８２を介して データ伝送路３Ｄに供給される。

【００３１】 他方、第１伝送ポート１のカウンタ３１の出力である第２および第３ビットＱ ２およびＱ３がそれぞれ「０」および「１」になると、デコーダ４３は、アナロ グ出力末端１２に接続されたアナログスイッチ２２に伝送路使用許可信号Ｙ２を 供給し、これにより、アナログスイッチ２２が接続状態となって、第２伝送ポー ト２のアナログ出力処理部７２からデータ伝送路３Ｄに供給されたアナログデー タが、アナログスイッチ２２を介してサンプルホールド回路５２に供給される。 そして、ＬＯＷＡＣＴＩＶＥ ＡＮＤゲート６２から読取信号Ｒ２が供給される と、サンプルホールド回路５２は、供給されたアナログデータをサンプリングす るとともに保持し、アナログ出力末端１２に出力する。

【００３２】 次に、第２伝送ポート２のカウンタ３２の出力である第２および第３ビットＱ ２およびＱ３がともに「１」になると、デコーダ４７は、ディジタル出力処理部 ７３に接続されたアナログスイッチ８３に伝送路使用許可信号Ｙ３を供給し、こ れにより、アナログスイッチ８３が接続状態となって、ディジタル出力処理部７ ３から出力されたディジタルデータが、アナログスイッチ８３を介してデータ伝 送路３Ｄに供給される。

【００３３】 他方、第１伝送ポート１のカウンタ３１の出力である第２および第３ビットＱ ２およびＱ３がともに「１」になると、デコーダ４３は、ディジタル出力末端１ ３に接続されたアナログスイッチ２３に伝送路使用許可信号Ｙ３を供給し、これ により、アナログスイッチ２３が接続状態となって、第２伝送ポート２のディジ タル出力処理部７３からデータ伝送路３Ｄに供給されたディジタルデータが、ア ナログスイッチ２３を介してデータラッチ５３に供給される。そして、ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート６３２から読取信号Ｒ３が供給されると、データラ ッチ５３は、供給されたディジタルデータをラッチし、ディジタル出力末端１３ に出力する。

【００３４】 以上のように、第１伝送ポート１の入出力末端と、第２伝送ポート２の入出力 処理部とが、同期化された番地割付をされるため、対応した入出力末端と入出力 処理部のみが、デ−タ伝送路３Ｄを使用できることになる。また、複数の入出力 末端と、対応する複数の入出力処理部とで、データ伝送路３Ｄを時分割で使用す るので、一本の伝送路でデータを伝送できる。また、アナログデ−タもアナログ 値のまま伝送するため、従来のようなＤ／Ａ変換およびＡ／Ｄ変換は不要となる 。さらに、入出力番地の割付にはカウンタ３１および３２の出力を利用している ため、番地を指定する為のいわゆるアドレスラインは不要となる。このことは 情報の数が多くなった場合にも、カウンタのビット数を増加させるることで対応 でき、伝送路の数は増加しないことを意味する。またカウンタ３１および３２を 定期的に、また同時にリセットすることにより、不要な番地割付けを行うことを 防止でき、カウンタ３１および３２の同期エラーも防止できる。

【００３５】

【考案の効果】

以上の説明から明かなように、請求項１のデータ伝送装置によれば、第１およ び第２伝送ポートにそれぞれ第１および第２カウンタを設け、クロック信号発生 回路からクロック信号伝送路を介して供給されるクロック信号によって第１およ び第２カウンタをインクリメントし、第１伝送ポートに設けられた第１選択回路 が、第１カウンタの出力に応じて、第１伝送ポートの複数の構成要素のいずれか 一つを選択して、データ伝送路を介するデータ伝送を可能にするとともに、第２ 伝送ポートに設けられた第２選択回路が、第２カウンタの出力に応じて、第２伝 送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路を介するデ ータ伝送を可能にするので、１つのデータ伝送路でデータを伝送できる。また、 アナログデータもそのまま伝送できるので、Ａ／Ｄ変換およびＤ／Ａ変換が不要 となる。また、構成要素の選択の基礎としてカウンタの出力を使用し、カウンタ をクロック信号でインクリメントしているので、構成要素選択のためにはクロッ ク信号伝送路があればよく、いわゆるアドレスラインが不要となり、構成要素の 数が増加しても、構成要素選択のための伝送路数は、増加しない。従って、スペ ースおよびコストを低減できる。

【００３６】 請求項２のデータ伝送装置によれば、リセット信号発生回路から出力されたリ セット信号をリセット信号伝送路を介して第１および第２カウンタに供給するよ うにしたので、第１および第２カウンタを同時にリセットできるから、第１およ び第２伝送ポートの動作の同期エラーを防止できる。また、第１および第２カウ ンタを定期的にリセットすることにより、第１および第２カウンタが、構成要素 の選択に必要のない値までインクリメントされるのを防止できるので、無駄な時 間が生じることがない。

【図面の簡単な説明】

【図１】本考案のデ−タ伝送装置の一実施例の構成を示
すブロック図である。

【図２】図１の実施例の伝送動作を示すタイミングチャ
−トである。

【符号の説明】

１ 第１伝送ポート ２ 第２伝送ポート ３Ｃ クロックパルス伝送路 ３Ｒ リセット信号伝送路 ３Ｄ データ伝送路 １０ アナログ入力末端 １１ ディジタル入力末端 １２ アナログ出力末端 １３ ディジタル出力末端 ３１、３２ カウンタ ４１、４２ 選択回路 ４３、４７ デコーダ ４５、４９ ＮＡＮＤゲート ６２、６３ ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート ７０ アナログ入力処理部 ７１ ディジタル入力処理部 ７２ アナログ出力処理部 ７３ ディジタル出力処理部 １０１、１０２ ＬＯＷ ＡＣＴＩＶＥ ＡＮＤゲート

フロントページの続き (72)考案者 大家 清 神奈川県横浜市栄区長尾台町471番地 株 式会社ニコン横浜製作所内

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 複数の構成要素を含む第１伝送ポート
   と、この第１ポートの複数の構成要素にそれぞれ対応し
   た複数の構成要素を含む第２伝送ポートとの間のデータ
   伝送を行うデータ伝送装置において、 前記第１伝送ポートに設けられた第１カウンタと、 前記第２伝送ポートに設けられた第２カウンタと、 前記第１および第２カウンタをインクリメントするため
   のクロック信号を発生するクロック信号発生回路と、 前記クロック信号を前記第１および第２カウンタに供給
   するために、前記第１第１カウンタと前記第２カウンタ
   との間に設けられたクロック信号伝送路と、 前記第１伝送ポートの複数の構成要素と、前記第２伝送
   ポートの複数の構成要素との間に設けられた１つのデー
   タ伝送路と前記第１伝送ポートに設けられ、前記第１カ
   ウンタの出力に応じて、前記第１伝送ポートの複数の構
   成要素のいずれか一つが前記データ伝送路を介するデー
   タ伝送が可能となるように前記第１伝送ポートの複数の
   構成要素のいずれか一つを選択する第１選択回路と、 前記第２伝送ポートに設けられ、前記第２カウンタの出
   力に応じて、前記第２伝送ポートの複数の構成要素のい
   ずれか一つが前記データ伝送路を介するデータ伝送が可
   能となるように前記第２伝送ポートの複数の構成要素の
   いずれか一つを選択する第２選択回路とを備えることを
   特徴とするデータ伝送装置。
2. 【請求項２】 前記第１および第２カウンタを周期的に
   リセットするためのリセット信号を発生するリセット信
   号発生回路と、 前記第１および第２カウンタに前記リセット信号を供給
   するために、前記の第１カウンタと前記の第２カウンタ
   との間に設けられたリセット信号伝送路とをさらに備え
   ることを特徴とする請求項１記載のデータ伝送装置。