JPH0560199B2 - - Google Patents
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- JPH0560199B2 JPH0560199B2 JP61183329A JP18332986A JPH0560199B2 JP H0560199 B2 JPH0560199 B2 JP H0560199B2 JP 61183329 A JP61183329 A JP 61183329A JP 18332986 A JP18332986 A JP 18332986A JP H0560199 B2 JPH0560199 B2 JP H0560199B2
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- cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G11—INFORMATION STORAGE
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔目 次〕
概 要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作 用
実施例
発明の効果
〔概 要〕
３値レベルセルを有するROMにおいて、２つ
の３値レベルセルを読出し、３×３個の状態を生
成し、各状態に３ビツト情報を対応させ、デコー
ドするようにしたものであり、従つて、２つの３
値レベルセルを３ビツト情報としてデコードする
ものである。
の３値レベルセルを読出し、３×３個の状態を生
成し、各状態に３ビツト情報を対応させ、デコー
ドするようにしたものであり、従つて、２つの３
値レベルセルを３ビツト情報としてデコードする
ものである。
本発明は多値レベルリードオンリメモリ
（ROM）、特に、３値レベルセルのデコード方式
に関する。
（ROM）、特に、３値レベルセルのデコード方式
に関する。
ROMの集積度を上げるために、多値レベルの
メモリセルが注目されている。従来、多値レベル
としては４値レベルセルが実用化されている。し
かし、高集積化と多値度は相い反する関係にあ
り、多値度を上げることが必ずしも量産性の確保
に結びつかないこともある。従つて、３値レベル
セルも、そのデコード方法が難しく未だ実用化さ
れていないが、1Mビツト以上のROMの実現に
は重要な回路技術と言える。
メモリセルが注目されている。従来、多値レベル
としては４値レベルセルが実用化されている。し
かし、高集積化と多値度は相い反する関係にあ
り、多値度を上げることが必ずしも量産性の確保
に結びつかないこともある。従つて、３値レベル
セルも、そのデコード方法が難しく未だ実用化さ
れていないが、1Mビツト以上のROMの実現に
は重要な回路技術と言える。
なお、多値レベルのメモリセルの書込みは、ゲ
ート実効幅を変化させることによりセルトランジ
スタのgnを変化させる方法が一般的であり、３
値レベルのメモリセルであれば、第２図に示すご
とく、状態，，に対応する３種のgnすな
わちgn1，gn2，gn3を用意してある。
ート実効幅を変化させることによりセルトランジ
スタのgnを変化させる方法が一般的であり、３
値レベルのメモリセルであれば、第２図に示すご
とく、状態，，に対応する３種のgnすな
わちgn1，gn2，gn3を用意してある。
３値レベルセルは、１セルの情報が３状態、
1.5ビツト／セルとなり、１セルの読み出しでは
単純にデコードできない。従つて、その読み出し
は２セルを同時に行い、９状態／２セル、３ビツ
ト／２セルとして読み出すことが必要となる。
1.5ビツト／セルとなり、１セルの読み出しでは
単純にデコードできない。従つて、その読み出し
は２セルを同時に行い、９状態／２セル、３ビツ
ト／２セルとして読み出すことが必要となる。
しかし、３値レベルセル２つを読み出し、それ
を３ビツト情報へデコードする簡単な方法は、３
値レベルセルが実用化されてないこともあり、未
だ見当らない状況にある。
を３ビツト情報へデコードする簡単な方法は、３
値レベルセルが実用化されてないこともあり、未
だ見当らない状況にある。
本発明の目的は、上述の問題点に鑑み、２つの
メモリセルを同時に読出し、簡単に３ビツト情報
に変換できる３値レベルROMを提供することに
あり、その構成は第１図に示される。
メモリセルを同時に読出し、簡単に３ビツト情報
に変換できる３値レベルROMを提供することに
あり、その構成は第１図に示される。
第１図において、セルアレイは、ワード線WL
とビツト線BLとの交差する各点に設けられたセ
ルトランジスタＱ，Q′を有しており、セルトラ
ンジスタＱ，Q′のgnは第２図の３値gn1，gn2，
gn3を選択し得る。選択手段はセルアレイより２
つのセルトランジスタＱ，Q′を選択して読出す。
３×３個の状態を生成する。セルトランジスタＱ
のgnが３値であり、一方のセルトランジスタＱ
よりデータS0，S1，S2を生成し、他方のセルトラ
ンジスタQ′よりデータS0′，S1′，S2′を生成し、３
×３個の状態を生成する。３×３＝９個の状態の
うち、８個の各状態に、（000），（100），……，
（111）を対応させる。この場合、特別に同一情報
の状態が存在する。
とビツト線BLとの交差する各点に設けられたセ
ルトランジスタＱ，Q′を有しており、セルトラ
ンジスタＱ，Q′のgnは第２図の３値gn1，gn2，
gn3を選択し得る。選択手段はセルアレイより２
つのセルトランジスタＱ，Q′を選択して読出す。
３×３個の状態を生成する。セルトランジスタＱ
のgnが３値であり、一方のセルトランジスタＱ
よりデータS0，S1，S2を生成し、他方のセルトラ
ンジスタQ′よりデータS0′，S1′，S2′を生成し、３
×３個の状態を生成する。３×３＝９個の状態の
うち、８個の各状態に、（000），（100），……，
（111）を対応させる。この場合、特別に同一情報
の状態が存在する。
上述の構成によれば、２つのセルトランジスタ
が読出されると、３×３セルマトリクスから３ビ
ツト情報が読出されることになる。
が読出されると、３×３セルマトリクスから３ビ
ツト情報が読出されることになる。
以下、図面により本発明の実施例を説明する。
第３図は本発明に係る３値レベルROMの一実
施例を示す回路図である。第３図において、１は
ローアドレスデコーダであつて、ローアドレスバ
ツフア（図示せず）からのローアドレス信号に応
じてワード線WL0，WL1，……，WLo-1の１つ
を選択するものであり、２はコラムアドレスデコ
ーダであつて、コラムアドレスバツフア（図示せ
ず）からのコラムアドレス信号に応じてビツト線
BL0，BL1，……，BLn-1の２つを選択するもの
である。各ワード線WL0，WL1，……，WLo-1
と各ビツト線BL1，BL1，……，BLn-1との交差
する点には、セルトランジスタQp0，Qp1，……，
Qo-1，n-1（Ｎチヤネル形エンハンスメントトラン
ジスタ）が設けられている。これらのセルトラン
ジスタには、前述のごとく、３種のgnが与えら
れる。このようなgnの調整、すなわちROMの書
込みは、各セルトランジスタのゲート直下の不純
物（たとえばＢ）のドープ量を変化させることに
より、具体的にはゲート実効幅Ｗを変化させるこ
とにより行われる。
施例を示す回路図である。第３図において、１は
ローアドレスデコーダであつて、ローアドレスバ
ツフア（図示せず）からのローアドレス信号に応
じてワード線WL0，WL1，……，WLo-1の１つ
を選択するものであり、２はコラムアドレスデコ
ーダであつて、コラムアドレスバツフア（図示せ
ず）からのコラムアドレス信号に応じてビツト線
BL0，BL1，……，BLn-1の２つを選択するもの
である。各ワード線WL0，WL1，……，WLo-1
と各ビツト線BL1，BL1，……，BLn-1との交差
する点には、セルトランジスタQp0，Qp1，……，
Qo-1，n-1（Ｎチヤネル形エンハンスメントトラン
ジスタ）が設けられている。これらのセルトラン
ジスタには、前述のごとく、３種のgnが与えら
れる。このようなgnの調整、すなわちROMの書
込みは、各セルトランジスタのゲート直下の不純
物（たとえばＢ）のドープ量を変化させることに
より、具体的にはゲート実効幅Ｗを変化させるこ
とにより行われる。
ローアドレスデコーダ１によつて１つのワード
線たとえばWL0が選択され、コラムアドレスデ
コーダ２によつて２つのビツト線たとえばBL0，
BLn-1が選択されると、セルトランジスタQp0，
Qp，n-1がオンとなり、従つて、電流がセンスアン
プSA１，SA２に含まれる負荷トランジスタを介
してセルトランジスタQp0，Qp，n-1に流れる。こ
の結果、ビツト線BL0，BLn-1の各電位は、セル
トランジスタQp0，Qp，n-1のgnに応じた値となる。
センスアンプSA１，SA２は、たとえば、第２図
の状態，の中間レベルのgnを有する基準セ
ルトランジスタからの電圧とビツト線電位を比較
する比較回路、および第２図の状態，の中間
レベルのgnを有する基準セルトランジスタから
の電圧とビツト線電位を比較する比較回路を有
し、この比較結果に応じて出力S0，S1，S2，S0′，
S1′，S2′を送出する。たとえば、状態であれ
ば、（S0，S1，S2）＝（１，０，０）、状態であれ
ば、（S0，S1，S2）＝（０，１，０）、状態であれ
ば、（S0，S1，S2）＝（０，０，１）となる。セル
マトリクス４は、（S0，S1，S2）を行アドレスと
して、また、（S0′，S1′，S2′）を列アドレスとし
てアクセスされ、３ビツト情報（O0，O1，O2）
を出力する。
線たとえばWL0が選択され、コラムアドレスデ
コーダ２によつて２つのビツト線たとえばBL0，
BLn-1が選択されると、セルトランジスタQp0，
Qp，n-1がオンとなり、従つて、電流がセンスアン
プSA１，SA２に含まれる負荷トランジスタを介
してセルトランジスタQp0，Qp，n-1に流れる。こ
の結果、ビツト線BL0，BLn-1の各電位は、セル
トランジスタQp0，Qp，n-1のgnに応じた値となる。
センスアンプSA１，SA２は、たとえば、第２図
の状態，の中間レベルのgnを有する基準セ
ルトランジスタからの電圧とビツト線電位を比較
する比較回路、および第２図の状態，の中間
レベルのgnを有する基準セルトランジスタから
の電圧とビツト線電位を比較する比較回路を有
し、この比較結果に応じて出力S0，S1，S2，S0′，
S1′，S2′を送出する。たとえば、状態であれ
ば、（S0，S1，S2）＝（１，０，０）、状態であれ
ば、（S0，S1，S2）＝（０，１，０）、状態であれ
ば、（S0，S1，S2）＝（０，０，１）となる。セル
マトリクス４は、（S0，S1，S2）を行アドレスと
して、また、（S0′，S1′，S2′）を列アドレスとし
てアクセスされ、３ビツト情報（O0，O1，O2）
を出力する。
セルマトリクス４は、第４図に示すように、３
個の３×３マトリクス４１，４２，４３を有して
おり、この場合、各３×３マトリクス４１，４
２，４３は出力O0，O1，O2の生成用である。各
マトリクス４１，４２，４３の各セルの記憶内容
は、２値レベルであり、たとえば、トランジスの
有無、あるいは、トランジスの接続の有無によつ
て行われる。たとえば、第４図において、（S0，
S1，S2）＝（１，０，０）かつ（S0′，S1′，S2′）＝
（１，０，０）であれば、各マトリクス４１，４
２，４３の第１行目が選択されると共に、スイツ
チング素子４４，４７，４９がオンとなる。この
結果、トランジスタの接続の有無に応じて、出力
O0，O1，O2は、何れもハイレベル（＝“１”）と
なる。このようにして、（S0，S1，S2）および
（S0′，S1′，S2′）に応じて３ビツト情報（O0，
O1，O2）が得られることになる。
個の３×３マトリクス４１，４２，４３を有して
おり、この場合、各３×３マトリクス４１，４
２，４３は出力O0，O1，O2の生成用である。各
マトリクス４１，４２，４３の各セルの記憶内容
は、２値レベルであり、たとえば、トランジスの
有無、あるいは、トランジスの接続の有無によつ
て行われる。たとえば、第４図において、（S0，
S1，S2）＝（１，０，０）かつ（S0′，S1′，S2′）＝
（１，０，０）であれば、各マトリクス４１，４
２，４３の第１行目が選択されると共に、スイツ
チング素子４４，４７，４９がオンとなる。この
結果、トランジスタの接続の有無に応じて、出力
O0，O1，O2は、何れもハイレベル（＝“１”）と
なる。このようにして、（S0，S1，S2）および
（S0′，S1′，S2′）に応じて３ビツト情報（O0，
O1，O2）が得られることになる。
以上説明したように本発明によれば、３値のレ
ベルセルのデコーダを、２つのメモリセルを同時
に読出し、該読出された２つの３値レベルセルデ
ータをそれぞれ行アドレスおよび列アドレスとし
て３個の３×３マトリクスからなるセルマトリク
スをアクセスすることにより、簡単に行うことが
できる。
ベルセルのデコーダを、２つのメモリセルを同時
に読出し、該読出された２つの３値レベルセルデ
ータをそれぞれ行アドレスおよび列アドレスとし
て３個の３×３マトリクスからなるセルマトリク
スをアクセスすることにより、簡単に行うことが
できる。
第１図は本発明の基本構成を示す回路図、第２
図はセル状態を示すグラフ、第３図は本発明に係
る３値レベルROMの一実施例を示す回路図、第
４図は第３図のセルマトリクスの詳細な回路図で
ある。 １：ローアドレスデコーダ、２：コラムアドレ
スデコーダ、３−１，３−２：センスアンプ、
４：セルマトリクス。
図はセル状態を示すグラフ、第３図は本発明に係
る３値レベルROMの一実施例を示す回路図、第
４図は第３図のセルマトリクスの詳細な回路図で
ある。 １：ローアドレスデコーダ、２：コラムアドレ
スデコーダ、３−１，３−２：センスアンプ、
４：セルマトリクス。
Claims (1)
- 【特許請求の範囲】 １ 複数の３値レベルセル（Q00，……）を有す
るセルアレイと、 該セルアレイより２つの３値レベルセルを選択
して、該２つの３レベルセルの各データ（S0，
S1，S2）、（S0′，S′1，S′2）を読出す選択手段２，
３−１，３−２と、 前記読出された２つの３値レベルセルの一方の
データ（S0，S1，S2）を行アドレスとし、他方の
データ（S0′，S′1，S′2）を列アドレスとしてアク
セスされることにより３ビツト情報（O0，O1，
O2）を生成する３個の３×３マトリクス４１，
４２，４３を有するセルマトリクス４であつて、
該各マトリクス４１，４２，４３の各セルの記憶
内容は２値レベルであり、前記一方のデータ
（S0，S1，S2）に応じて前記各マトリクス４１，
４２，４３の特定行が同時に選択されるととも
に、前記他方のデータ（S0′，S′1，S′2）に応じて
前記各マトリクス４１，４２，４３の特定列が同
時に選択されるものと、 を具備し、 ２つの３値レベルセルデータを３ビツト情報と
してデコードするようにした３値レベルROM。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183329A JPS6342099A (ja) | 1986-08-06 | 1986-08-06 | ３値レベルｒｏｍ |
| KR1019870008573A KR910005971B1 (ko) | 1986-08-06 | 1987-08-05 | 리드온리 메모리 장치(Read Only Memory Device) |
| US07/082,479 US4809227A (en) | 1986-08-06 | 1987-08-05 | Read only memory device having memory cells each storing one of three states |
| EP87401832A EP0256935A3 (en) | 1986-08-06 | 1987-08-06 | Read only memory device having memory cells each storing one of three states |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183329A JPS6342099A (ja) | 1986-08-06 | 1986-08-06 | ３値レベルｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342099A JPS6342099A (ja) | 1988-02-23 |
| JPH0560199B2 true JPH0560199B2 (ja) | 1993-09-01 |
Family
ID=16133805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183329A Granted JPS6342099A (ja) | 1986-08-06 | 1986-08-06 | ３値レベルｒｏｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4809227A (ja) |
| EP (1) | EP0256935A3 (ja) |
| JP (1) | JPS6342099A (ja) |
| KR (1) | KR910005971B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227993A (en) * | 1986-03-04 | 1993-07-13 | Omron Tateisi Electronics Co. | Multivalued ALU |
| JPH07120720B2 (ja) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| FR2630573B1 (fr) * | 1988-04-26 | 1990-07-13 | Sgs Thomson Microelectronics | Memoire programmable electriquement avec plusieurs bits d'information par cellule |
| US4879682A (en) * | 1988-09-15 | 1989-11-07 | Motorola, Inc. | Sense amplifier precharge control |
| JPH03241598A (ja) * | 1990-02-19 | 1991-10-28 | Fujitsu Ltd | シグネチャー回路 |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| US6000843A (en) * | 1992-07-03 | 1999-12-14 | Nippon Steel Corporation | Electrically alterable nonvolatile semiconductor memory |
| US5418743A (en) * | 1992-12-07 | 1995-05-23 | Nippon Steel Corporation | Method of writing into non-volatile semiconductor memory |
| JPH06334513A (ja) * | 1993-05-13 | 1994-12-02 | Intel Corp | データ処理装置 |
| US6353554B1 (en) | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US6184558B1 (en) * | 1998-05-29 | 2001-02-06 | Seiko Instruments Inc. | Comparator having reduced offset voltage |
| JP4467815B2 (ja) | 2001-02-26 | 2010-05-26 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ |
| FR2826170B1 (fr) * | 2001-06-15 | 2003-12-12 | Dolphin Integration Sa | Memoire rom a points memoire multibit |
| US7352619B2 (en) | 2004-02-05 | 2008-04-01 | Iota Technology, Inc. | Electronic memory with binary storage elements |
| US20050174841A1 (en) * | 2004-02-05 | 2005-08-11 | Iota Technology, Inc. | Electronic memory with tri-level cell pair |
| WO2006115819A1 (en) * | 2005-04-21 | 2006-11-02 | Iota Technology, Inc. | Electronic differential buses utilizing the null state for data transfer |
| KR100666174B1 (ko) * | 2005-04-27 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
| KR100666185B1 (ko) * | 2005-07-29 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
| US8788743B2 (en) | 2012-04-11 | 2014-07-22 | Micron Technology, Inc. | Mapping between program states and data patterns |
| US8935590B2 (en) * | 2012-10-31 | 2015-01-13 | Infineon Technologies Ag | Circuitry and method for multi-bit correction |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4327424A (en) * | 1980-07-17 | 1982-04-27 | International Business Machines Corporation | Read-only storage using enhancement-mode, depletion-mode or omitted gate field-effect transistors |
| JPS59148360A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| EP0136119B1 (en) * | 1983-09-16 | 1988-06-29 | Fujitsu Limited | Plural-bit-per-cell read-only memory |
| JPS60254495A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-08-06 JP JP61183329A patent/JPS6342099A/ja active Granted
-
1987
- 1987-08-05 US US07/082,479 patent/US4809227A/en not_active Expired - Lifetime
- 1987-08-05 KR KR1019870008573A patent/KR910005971B1/ko not_active Expired
- 1987-08-06 EP EP87401832A patent/EP0256935A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US4809227A (en) | 1989-02-28 |
| EP0256935A3 (en) | 1990-04-18 |
| KR910005971B1 (ko) | 1991-08-09 |
| JPS6342099A (ja) | 1988-02-23 |
| EP0256935A2 (en) | 1988-02-24 |
| KR880003250A (ko) | 1988-05-14 |
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