JPH0370320B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はｎ値論理の記憶回路に係り、特に電
流モードでデータの書込み、読出しを行なうよう
にした多値論理記憶回路に関する。

（従来の技術） 半導体メモリ、特にデータを電荷の形で記憶す
るダイナミツク型ランダムアクセスメモリ回路、
いわゆるDRAMの記憶容量は、回路技術、半導
体製造技術などの向上に伴い急激な増加を続けて
いる。しかしながら、素子の微細化による記憶容
量の増加は電荷蓄積用キヤパシタの容量の減少に
つながり、メモリセルにおけるデータの記憶状態
を判断するのが困難になつてきている。

これに対し、記憶容量を増加させる一つの手段
として多値論理記憶回路が研究されている。この
多値論理記憶回路は、２値論理記憶回路に比べて
セル当りの情報量を増加させることができるので
実質的な高集積化が行なえる。また、多値回路は
多値の機能を用いた機能デバイスへの応用が期待
される。

しかしながら、今まで発表された多値論理記憶
回路は電圧モードによる書込み、読出しのものが
ほとんどであり、雑音余裕など２値論理の場合よ
りも様々な不利な点を含んでいる。例えば、従来
の多値論理記憶回路は、メモリセルとしてCCD
（電荷結合デバイス）を用いたものと、２値論理
と同様の１トランジスタ形式のものとがあり、前
者の場合には、電荷転送損失が大きくなるために
低電圧化が難しい、容量性負荷を駆動する必要が
あるため消費電力が大きい、などの問題がある。
また、後者の場合は動作速度が遅いという問題が
ある。

（発明が解決しようとする問題点） このように従来の多値論理記憶回路では、低電
圧化が難しい、消費電力が大きい、動作速度が遅
いなどの欠点がある。

この発明は上記のような事情を考慮してなされ
たものであり、その目的は簡単な回路構成で大き
な雑音余裕度を得ることができ、しかもデータの
書込みと読出しを高速に行なうことができる多値
論理記憶回路を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の多値論理記憶回路は、駆動回路及び
負荷回路を有する第１のカレントミラー回路と、
上記第１のカレントミラー回路の駆動回路側にｎ
通りの値の電流を流す電流入力手段と、上記第１
のカレントミラー回路の負荷回路側に接続され、
この負荷回路側に流れる電流に応じた値の電圧を
記憶するメモリセルと、駆動回路及び負荷回路を
有し上記メモリセルに記憶された電圧に応じた電
流が駆動回路側に流れる第２のカレントミラー回
路と、上記第２のカレントミラー回路の負荷回路
側に接続され、この負荷回路側に流れる電流の値
に応じて論理信号を発生する論理信号発生手段と
から構成されている。

（作用） この発明の多値論理記憶回路では、データの書
込み時には書込みデータに応じて第１のカレント
ミラー回路の駆動回路側にｎ通りの値の電流を流
し、負荷回路側に流れる電流に応じた値の電圧を
メモリセルで記憶させる。また、データの読出し
時には上記メモリセルに記憶された電圧に応じた
電流を第２のカレントミラー回路の駆動回路側に
流し、この第２のカレントミラー回路の負荷回路
側に接続された論理信号発生手段によりこのとき
の電流値に応じた論理信号を発生させる。

（実施例） 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係る多値論理記憶回路の構
成を示すブロツク図である。図において、１１は
第１のカレントミラー回路である。この第１のカ
レントミラー回路１１は駆動回路１２と負荷回路
１３とから構成されており、駆動回路１２側には
電流入力回路１４が接続されている。この電流入
力回路１４は入力端子１５に供給される複数ビツ
トの２値論理信号で表現されたｎ値論理のある値
に対応した電流I_Wを発生し、この電流I_Wを駆動回
路１２に供給する。

上記第１のカレントミラー回路１１の負荷回路
１３側にはメモリセル１６が接続されている。こ
のメモリセル１６は図示しないＸデコーダ（行デ
コーダ）及びＹデコーダ（列デコーダ）により選
択駆動される図示しない行線と列線の考差位置に
配置されており、図示しないアドレス信号により
この行線及び列線が選択駆動される際に上記負荷
回路１３側に流れる電流に応じた値の電圧をデー
タとして記憶する。このメモリセル１６における
電圧の記憶方式は、電荷を一時的に蓄積するダイ
ナミツク型を原則としている。

また、１７は第２のカレントミラー回路であ
る。この第２のカレントミラー回路１７は上記第
１のカレントミラー回路１１の負荷回路と兼用に
された駆動回路１３及び負荷回路１８から構成さ
れており、駆動回路１３側には上記メモリセル１
６が接続されている。そして、データの読み出し
時に、上記メモリセル１６は予め記憶している電
圧値に対応した電流I_Rを発生し、この電流を上記
第２のカレントミラー回路１７の駆動回路１３に
供給する。

上記第２のカレントミラー回路１７の負荷回路
１８側には論理信号発生回路１９が接続されてい
る。この論理信号発生回路１９は読出し制御信号
ROが供給された際に、カレントミラー回路１７
の負荷回路１８側に流れる電流I_R′を検出し、そ
の電流値に応じた２値論理の信号を発生する。そ
して、この論理信号発生回路１９で発生された２
値論理信号は出力端子２０から出力される。

このように、上記実施例回路では電流モードに
よるデータの書込み、読出しを行なつているため
に、高速に書込み、読出しが行なえること、雑音
余裕が大きくまた信頼性が高いこと、などの種々
の利点を有するものである。

第２図は上記実施例回路を具体的に示した回路
図であり、第１図と対応する箇所には同じ符号を
付して説明を行なう。第１のカレントミラー回路
１１の駆動回路１２は、ソースが正極性の電源電
圧V_DDに接続されているＰチヤネルMOSトランジ
スタ２１と、このトランジスタ２１のゲート、ド
レイン間にソース、ドレイン間が接続され、上記
メモリセル１６に対してデータの書込みを行なう
際に導通制御されるＰチヤネルMOSトランジス
タ２２とから構成されている。また、第１のカレ
ントミラー回路１１の負荷回路もしくは第２のカ
レントミラー回路１７の駆動回路１３は、ソース
が正極性の電源電圧V_DDに接続されかつゲートが
上記トランジスタ２１のゲートに接続されている
ＰチヤネルMOSトランジスタ２３と、このトラ
ンジスタ２３のゲート、ドレイン間にソース、ド
レイン間が接続されかつ上記メモリセル１６に対
してデータの書込みを行なう際に非導通にされ、
上記メモリセル１６からデータの読出しを行なう
際には導通制御されるＰチヤネルMOSトランジ
スタ２４とから構成されている。

第２のカレントミラー回路１７の負荷回路１８
は、ソースが正極性の電源電圧V_DDに接続されか
つゲートが上記トランジスタ２３のゲートに並列
に接続されている複数のＰチヤネルMOSトラン
ジスタ２５で構成されている。そして、上記出力
端子２０は上記各トランジスタ２５のドレインに
接続されている。

上記電流入力回路１４は、各ドレインが上記第
１のカレントミラー回路１１の駆動回路１２内の
トランジスタ２１のドレインに共通に接続され、
各ソースがアース電圧V_SSに共通に接続され、ゲ
ートが上記各入力端子１５に接続された複数のＮ
チヤネルMOSトランジスタ２６で構成されてい
る。すなわち、この実施例では電流入力回路１４
は２値の論理信号をｎ値の電流に変換する場合の
ものである。

上記メモリセル１６は、ドレインが上記第１の
カレントミラー回路１１の負荷回路１３内のトラ
ンジスタ２３のドレインに接続されたＮチヤネル
MOSトランジスタ２７と、ドレインが上記トラ
ンジスタ２７のドレインに接続され、ソースが上
記トランジスタ２７のゲートに接続されたＮチヤ
ネルMOSトランジスタ２８とで構成されている。
そして、上記トランジスタ２７のソースは１本の
行線２９に、上記トランジスタ２８のゲートは１
本の列線３０に接続されている。なお、上記トラ
ンジスタ２８はＰチヤネルのものを使用すること
もできる。

上記論理信号発生回路１９は、ドレインが上記
第２のカレントミラー回路１７の負荷回路１８内
の各トランジスタ２５のドレインに接続され、ソ
ースがアース電圧V_SSに共通に接続され、かつゲ
ートに上記読出し制御信号ROが供給される各１
個のＮチヤネルMOSトランジスタ３１と、ドレ
インが上記第２のカレントミラー回路１７の負荷
回路１８内の各トランジスタ２５のドレインに接
続され、ソースがアース電圧V_SSに共通に接続さ
れ、かつゲートが上位ビツトの全ての出力端子２
０にそれぞれ接続されたＮチヤネルMOSトラン
ジスタ３２とソースがV_DDに共通に接続され、ド
レインが上記第２のカレントミラー回路１７の負
荷回路１８内の各トランジスタ２５のドレインに
接続され、上記メモリセル１６からのデータ読み
出しの際に導通制御され、トランジスタ２５と同
数のＮチヤネルMOSトランジスタ３３とで構成
されている。そして、上記トランジスタ３３が導
通する際に各トランジスタ３３には、トランジス
タ２５に流れる電流を論理“１”とすると論理
“0.5”に相当する電流が流れるように素子寸法な
どが設定されている。また、この実施例では上記
論理信号発生回路１９はｎ値の電流を２値を論理
信号に変換する場合のものである。

このような構成において、データの書込みを行
なう場合には、第１のカレントミラー回路１１の
駆動回路１２内のトランジスタ２２を導通させ、
負荷回路１３内のトランジスタ２４を非導通にす
る。これにより、入力端子１５に供給される２値
論理信号に応じて電流入力回路１４に流れるｎ値
のうちの一つの値の電流Inがトランジスタ２１を
通して流れる。そして、例えばトランジスタ２１
と２３のチヤネル寸法が等しく設定されているな
らば、これと同じ値の電流Inがトランジスタ２３
に流れ、メモリセル１６に供給される。このメモ
リセル１６では、データの書込み時にアドレス信
号に応じて行線２９がアース電圧に、列線３０が
V_DD電圧に選択的に設定される。すなわち、トラ
ンジスタ２８のゲートが高電位にされて導通す
る。ただし、この場合にトランジスタ２８はＮチ
ヤネルのものを使用している。すると、トランジ
スタ２７のソース、ドレイン間に上記電流Inが流
れ、トランジスタ２７のゲート電圧はドレインと
ゲートとの接続状態に応じた電圧に維持される。
すなわち、このときのトランジスタ２７のゲート
電圧をV_G、閾値電圧をV_Tとすると、これらの間
には次式が成立する。

In＝β（V_G−V_T）² ……１ ただし、βは比例定数である。すなわち、デー
タの書込みを行なうと、メモリセル１６には上記
１式の関係で与えられる電圧V_Gがトランジスタ
２７のゲートに蓄積される。この後、トランジス
タ２８を非導通状態にすれば、トランジスタ２７
のゲート電圧はダイナミツク的に保持される。

他方、データの読出しを行なう場合には、第１
のカレントミラー回路１１の駆動回路１２内のト
ランジスタ２２を非導通にし、負荷回路１３内の
トランジスタ２４を導通させる。そしてメモリセ
ル１６では行線２９がアース電圧に設定される。
すると、トランジスタ２７のゲートに蓄積されて
いる電圧によつてｎ値のうちの一つの値に対応し
た前記と等しい電流Inがトランジスタ２７及びト
ランジスタ２３に流れる。このとき、論理信号発
生回路１９では読出し制御信号ROによつてトラ
ンジスタ３１が導通にされ、これにより上記電流
Inに対応した２値論理信号が発生される。

上記データ読出し時の詳細な動作を、第３図に
示すようにｎの値が４のときの、すなわち４値論
理の記憶回路に特定した場合を例にして説明す
る。なお、第４図はこの第３図回路の出力端子２
０₀，２０₁で得られる２値論理信号D₀，D₁の電
圧と、電流Ｉとの関係を示す特性図である。第４
図において、破線の曲線４１ないし４３はメモリ
セル１６の論理値“１”、“２”、“３”に対応した
電流を示すものであり、また実線の曲線４４ない
し４７はこれらの曲線４１ないし４３と論理値
“０”の直線に対し、トランジスタ３３に流れる
論理“0.5”に相当する分だけ加えた論理値“０”
＋“0.5”、“１”＋“0.5”、“２”＋“0.5”、“３
”＋
“0.5”に対応した電流を示すものであり、さらに
実線の曲線４８ないし５０はトランジスタ３１₀，
３１₁単独の、トランジスタ３１₀と３２とを並列
接続した場合の静特性をそれぞれ示したものであ
る。そして、これらの特性の交点の電圧が信号
D₀，D₁として端子２０₀，２０₁から出力される。

まず、論理値“０”の記憶データが読出された
とき、信号D₀は共に２値論理の“Ｌ”となる。

論理値“１”の記憶データが読出されたとき、
信号D₀は曲線４５と曲線４８との交点の電圧、
すなわち２値論理の“Ｈ”となり、D₁は曲線４
５と曲線４９との交点の電圧、すなわち２値論理
の“Ｌ”となる。

論理値“２”の記憶データが読出されたとき、
信号D₁は曲線４６と曲線４９との交点の電圧、
すなわち２値論理の“Ｈ”となる。このとき、こ
の信号D₁によりトランジスタ３２が導通するの
で、他方の信号D₀は曲線４６とトランジスタ３
１₀と３２を並列接続したときの特性曲線５０と
の交点の電圧、すなわち２値論理の“Ｌ”とな
る。

論理値“３”の記憶データが読出されたとき、
信号D₁は曲線４７と曲線４９との交点の電圧、
すなわち２値論理の“Ｈ”となる。このときも、
この信号D₁によりトランジスタ３２が導通する
ので、他方の信号D₀は曲線４８と特性曲線５０
との交点の電圧、すなわち２値論理の“Ｈ”とな
る。

このようにして上記出力端子２０₀，２０₁から
得られた信号D₀，D₁はインバータを２段直列接
続して構成され、第５図に示すような特性を有す
るバツフア回路に供給してバツフア増幅すること
により、２値論理の“Ｈ”はよりV_DDに近い値
に、“Ｌ”はより0Vに近い値に推移させることが
でき、より大きな雑音余裕で確実にデータを出力
することができる。

第６図は上記第３図の回路における記憶データ
と、これに対応して出力される２値論理信号D₀，
D₁の真理値をまとめて示す図である。

以上説明した４値論理での手法は第１図の実施
例回路におけるｎ値論理に拡張することができ
る。

このように、上記実施例によれば、任意のｎ値
論理の記憶回路を構成することができる。しか
も、トランジスタの形状のみを考慮すればよく任
意のｎ値に対して設計及び製造プロセスが簡単で
あるという利点がある。

上記実施例回路は、雑音余裕が大きく、信頼性
が高いこと、メモリセルの構成が簡単で占有面積
が小さいこと、アクセス時間が短いなどの利点を
持つている。このような利点は以下の説明で明ら
かになる。

上記第２図の具体的回路をCMOSプロセス技
術により製造する場合に、メモリセル１６内のト
ランジスタ２８としてＮチヤネルのものを使用し
たときと、Ｐチヤネルのものを使用したときの特
性の差を調べた。トランジスタ２８をＮチヤネル
にする場合、メモリセル１６を構成する際にウエ
ル領域は不要でありセルの占有面積を小さくする
ことができるが、雑音余裕が低くなる。

第７図は電源電圧V_DD5Vに対してＮチヤネルま
たはＰチヤネルMOSトランジスタでトランジス
タ２８を構成した場合の各論理値に対する書込み
電流I_W、読出し電流I_R及びトランジスタ２７のゲ
ート電圧V_Gの関係をまとめて示す図である。図
示するように、ＰチヤネルMOSトランジスタで
トランジスタ２８を構成した場合の方が書込み電
流I_W、読出し電流I_R及びゲート電圧V_Gを大きくす
ることができる。また、トランジスタ２８をＰチ
ヤネル、Ｎチヤネルいずれで構成しても書込み電
流I_Wと読出し電流I_Rとの値が等しくなり、これが
信頼性を高くできる要素の一つとなつている。

第８図は上記第７図の各場合、すなわち、トラ
ンジスタ２８としてＮチヤネルMOSトランジス
タを用いた場合と、ＰチヤネルMOSトランジス
タを用いた場合とで、それぞれゲート電圧V_Gを
３等分したときと、書込み、読出し電流Ｉを３等
分したときの特性図である。すなわち、第８図ａ
はトランジスタ２８としてＮチヤネルMOSトラ
ンジスタを用いた場合にゲート電圧V_Gを３等分
したときの特性図であり、第８図ｂはトランジス
タ２８としてＮチヤネルMOSトランジスタを用
いた場合に書込み、読出し電流Ｉを３等分したと
きの特性図であり、さらに第８図ｃはトランジス
タ２８としてＰチヤネルMOSトランジスタを用
いた場合にゲート電圧V_Gを３等分したときの特
性図であり、第８図ｄはトランジスタ２８として
ＰチヤネルMOSトランジスタを用いた場合に書
込み、読出し電流Ｉを３等分したときの特性図で
ある。ＮチヤネルMOSトランジスタを使用した
場合に雑音余裕が小さいのは、トランジスタ２８
がバツクゲートバイアス効果によつて実質的な閾
値電圧が上昇し、V_DDよりも小さいあるソース電
圧（トランジスタ２７のゲート電圧）で非導通状
態になるためである。

他方、ＰチヤネルMOSトランジスタをトラン
ジスタ２８に使用した場合には上記のようなバツ
クゲートバイアス効果なく、V_DDまでV_Gを使用す
ることができるので、雑音余裕を大きくとること
ができる。すなわち、書込み、読出し電流Ｉを３
等分したとき、その雑音余裕は36.5μAと非常に
大きくとることができる。

さらに、上記実施例回路では、論理値“０”、
“１”、“２”、“３”に対するアクセス時間は、最
小線幅を5μｍにした場合、それぞれ０ナノ秒、
50ナノ秒、68ナノ秒、28ナノ秒であつた。また、
消費電力は論理値“０”、“１”、“２”、“３”に対
してそれぞれ170μW、465μW、750μW、900μW
であつた。また、最小線幅を１／ｋにすればアク
セス時間は概略１／k²になること、さらに最適条
件を追及することができること、などを考慮する
と、非常に高速で消費電力が少ない優れた性能を
持つ記憶回路を構成することができる。

また、上記実施例回路は通常の２値のCMOS
−LSI技術と全く同じプロセス技術で製造するこ
とができる。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例回路はMOSトランジ
スタで構成する場合について説明したが、これは
MOSトランジスタが限らずバイポーラトランジ
スタで構成することができることはもちろんであ
る。

また、上記実施例回路では入力信号並びに出力
信号が２値論理信号である場合について説明した
が、これは任意の多値信号であつてもよいことは
もちろんであり、使用する多値信号に応じて電流
入力回路１４、論理信号発生回路１９の構成を変
更すればよい。

［発明の効果］ 以上説明したようにこの発明によれば、簡単な
回路構成で大きな雑音余裕度を得ることができ、
しかもデータの書込みと読出しを高速に行なうこ
とができる多値論理記憶回路を提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例回路の構成を示す
ブロツク図、第２図は上記実施例回路を具体的に
示す回路図、第３図は上記第２図回路のｎの値を
特定し、一部を抜き出して示す回路図、第４図は
上記第３図回路の特性図、第５図は上記第３図回
路で得られる信号をバツフア増幅する場合の入出
力特性図、第６図は上記第３図回路の出力信号の
真理値を示す図、第７図は上記第３図回路の書込
み、読出し電流並びにゲート電圧をまとめて示す
図、第８図は上記第３図回路を説明するための特
性図である。 １１……第１のカレントミラー回路、１４……
電流入力回路、１６……メモリセル、１７……第
２のカレントミラー回路、１９……論理信号発生
回路、２１，２２，２３，２４，２５，３３……
ＰチヤネルMOSトランジスタ、２６，２７，２
８，３１，３２……ＮチヤネルMOSトランジス
タ、２９……行線、３０……列線。

Claims (1)

1. 【特許請求の範囲】 １ 駆動回路及び負荷回路を有する第１のカレン
   トミラー回路と、 データの書き込み時に、上記第１のカレントミ
   ラー回路の駆動回路側にｎ通りの値の入力電流を
   供給する電流入力手段と、 ソース・ドレイン間の一端が上記第１のカレン
   トミラー回路の負荷回路側に接続され、ソース・
   ドレイン間の他端が行線に接続された第１の
   MOSトランジスタ及びソース・ドレイン間が上
   記第１のMOSトランジスタのドレイン・ゲート
   間に挿入され、ゲートが列線に接続された第２の
   MOSトランジスタとからなり、上記第１のカレ
   ントミラー回路の負荷回路側に流れる電流が供給
   され、この電流値に応じた電圧を記憶するメモリ
   セルと、 駆動回路及び負荷回路を有し、データの読み出
   し時に、上記メモリセルに記憶された電圧に応じ
   た電流が駆動回路側に供給される第２のカレント
   ミラー回路と、 上記第２のカレントミラー回路の負荷回路側に
   流れる電流が供給され、この電流値に応じた論理
   信号を発生する論理信号発生手段と を具備したことを特徴とする多値論理記憶回路。 ２ 前記第１のカレントミラー回路の負荷回路が
   前記第２のカレントミラー回路の駆動回路を兼ね
   ている特許請求の範囲第１項に記載の多値論理記
   憶回路。 ３ 前記第２のカレントミラー回路の負荷回路側
   には、それぞれ一端が電源に接続されたＮ個（Ｎ
   ＝log₂n）の負荷素子が設けられており、これら
   Ｎ個の負荷素子の各他端は複数ビツトからなるビ
   ツト信号の各出力端子に接続されており、 前記論理信号発生手段は、 前記第２のカレントミラー回路の上記Ｎ個の各
   負荷素子の他端にソース・ドレイン間の一端が接
   続され、データの読み出し時に導通制御されるＮ
   個の第３のMOSトランジスタと、 上記Ｎ個の負荷素子のうち対応するものの他端
   にソース・ドレイン間の一端が共通に接続され、
   ゲートがそのビツトよりも上位の全てのビツトの
   出力端子に接続された少なくとも１個の第４の
   MOSトランジスタとから構成されている特許請
   求の範囲第１項に記載の多値論理記憶回路。 ４ 前記論理信号発生手段に、前記第２のカレン
   トミラー回路の前記Ｎ個の各負荷素子に流れる電
   流に対し論理値で換算して0.5に対応する電流を
   各負荷素子に付加して流す手段が設けられている
   特許請求の範囲第３項に記載の多値論理記憶回
   路。