JPH0560261B2 - - Google Patents
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- Publication number
- JPH0560261B2 JPH0560261B2 JP59139432A JP13943284A JPH0560261B2 JP H0560261 B2 JPH0560261 B2 JP H0560261B2 JP 59139432 A JP59139432 A JP 59139432A JP 13943284 A JP13943284 A JP 13943284A JP H0560261 B2 JPH0560261 B2 JP H0560261B2
- Authority
- JP
- Japan
- Prior art keywords
- layout
- chip
- pads
- lsi
- buffers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明はLSIのパツド配置方法に関し、特に計
算機を利用した自動レイアウト方式に従つたLSI
の設計において、チツプ周辺部に位置するパツド
の配置方法に関するものである。
算機を利用した自動レイアウト方式に従つたLSI
の設計において、チツプ周辺部に位置するパツド
の配置方法に関するものである。
＜従来技術＞
従来から用いられているLSIのレイアウト設計
の手法には、人手設計によるマニユアルレイアウ
ト方式と計算機による自動レイアウト方式があ
る。
の手法には、人手設計によるマニユアルレイアウ
ト方式と計算機による自動レイアウト方式があ
る。
近年LSIにおけるデザインルールが縮小され、
１チツプに内蔵される素子数が増加しており、開
発期間短縮の点からも人手設計によることが困難
になりつつある。このような背景から現在まで
に、レイアウトの自動化を図るための手法が種々
開発されており、例えば同じ高さのセルのみで構
成するポリセル方式、或いは任意の形状でも可能
なビルデイングブロツク方式等がその代表であ
る。
１チツプに内蔵される素子数が増加しており、開
発期間短縮の点からも人手設計によることが困難
になりつつある。このような背景から現在まで
に、レイアウトの自動化を図るための手法が種々
開発されており、例えば同じ高さのセルのみで構
成するポリセル方式、或いは任意の形状でも可能
なビルデイングブロツク方式等がその代表であ
る。
一般に正方形或いは矩形状のLSIチツプは、チ
ツプ内部に論理ゲートやフリツプフロツプ等から
なる機能ブロツク部分が配置され、その周辺部分
には外部端子となるパツド、及び該パツドと上記
機能ブロツクとのインターフエイスとなるバツフ
アが配置される。このような特徴を有するLSIの
レイアウトを自動レイアウト方式で行う場合、パ
ツドが配置されるチツプ周辺部分とこれ以外の内
部部分では夫々配置及び配線の手法が相違する。
従つて従来から行われているレイアウト手法で
は、まずチツプ内部の配置及び配線を実施し、こ
の工程によつて得られた形状を考慮しながら周辺
部分にパツドを配置し、上記内部の機能ブロツク
との間で配線接続を行うレイアウト手法が採られ
ている。
ツプ内部に論理ゲートやフリツプフロツプ等から
なる機能ブロツク部分が配置され、その周辺部分
には外部端子となるパツド、及び該パツドと上記
機能ブロツクとのインターフエイスとなるバツフ
アが配置される。このような特徴を有するLSIの
レイアウトを自動レイアウト方式で行う場合、パ
ツドが配置されるチツプ周辺部分とこれ以外の内
部部分では夫々配置及び配線の手法が相違する。
従つて従来から行われているレイアウト手法で
は、まずチツプ内部の配置及び配線を実施し、こ
の工程によつて得られた形状を考慮しながら周辺
部分にパツドを配置し、上記内部の機能ブロツク
との間で配線接続を行うレイアウト手法が採られ
ている。
処で配置及び配線の自動化を図るためには、
LSIを構成する機能ブロツク相互の関係を決める
ために論理接続情報が必要である。しかし一般的
に上記配置及び配線のための論理接続情報は、レ
イアウト上で当該セルがどこに配置されるべきか
の情報を含んではいない。そのため内部部分から
配置及び配線を実施する場合には、パツドとの接
続関係を考慮して、当該パツドと内部部分とが互
いにどこで接続されるべきか、つまり内部部分の
配線取り出し口を仮想的に定義しなければならな
い。
LSIを構成する機能ブロツク相互の関係を決める
ために論理接続情報が必要である。しかし一般的
に上記配置及び配線のための論理接続情報は、レ
イアウト上で当該セルがどこに配置されるべきか
の情報を含んではいない。そのため内部部分から
配置及び配線を実施する場合には、パツドとの接
続関係を考慮して、当該パツドと内部部分とが互
いにどこで接続されるべきか、つまり内部部分の
配線取り出し口を仮想的に定義しなければならな
い。
図はチツプレイアウトを模型的に示す図で、チ
ツプ１の内部部分２に論理機能ブロツク３が配置
され、チツプ周辺部分４にパツド５が配置され、
パツド５を内部部分２と接続するために取り出し
口６が仮想端子として定義される。このような配
線取り出し口６の定義は通常レイアウトを行う段
階で実施されるが、レイアウトが決められた内部
部分を考慮しながらマニユアルによつて行うもの
であるため、レイアウト作業を一旦マニユアル作
業に切り換えねばならず、完全な自動レイアウト
が実施し得ず、計算機による利点を有効に活用し
得ていないという問題があつた。
ツプ１の内部部分２に論理機能ブロツク３が配置
され、チツプ周辺部分４にパツド５が配置され、
パツド５を内部部分２と接続するために取り出し
口６が仮想端子として定義される。このような配
線取り出し口６の定義は通常レイアウトを行う段
階で実施されるが、レイアウトが決められた内部
部分を考慮しながらマニユアルによつて行うもの
であるため、レイアウト作業を一旦マニユアル作
業に切り換えねばならず、完全な自動レイアウト
が実施し得ず、計算機による利点を有効に活用し
得ていないという問題があつた。
＜発明の目的＞
本発明は上記従来の自動レイアウト方式の特に
パツド配置方法における問題点に鑑みてなされた
もので、LSI設計時の論理入力からレイアウトま
でを完全自動化することができるLSIのパツド配
置方法を提供する。
パツド配置方法における問題点に鑑みてなされた
もので、LSI設計時の論理入力からレイアウトま
でを完全自動化することができるLSIのパツド配
置方法を提供する。
＜実施例＞
LSIのレイアウト設計において、チツプ内に内
蔵される回路は機能ブロツク毎に分けられ、該機
能ブロツクを単位としてチツプ内で占める位置及
び相互間の配線が決定される。区分された機能ブ
ロツクは、各機能ブロツクがもつ接続端子をもと
に相互の間が関係付けられて配線される。このよ
うな配線及び配置を設定するために論理接続情報
が必要になり、これは論理回路図を用いて示され
る。本実施例は論理接続情報を論理回路図によつ
て表現する過程で、同論理回路図の中にチツプ周
辺に配置すべきパツド及びパツドと論理回路との
インターフエイスになるバツフアに関するレイア
ウト情報をも描いて形成する。即ち、パツド及び
バツフアに関する、例えば次のレイアウト情報が
盛り込まれる。
蔵される回路は機能ブロツク毎に分けられ、該機
能ブロツクを単位としてチツプ内で占める位置及
び相互間の配線が決定される。区分された機能ブ
ロツクは、各機能ブロツクがもつ接続端子をもと
に相互の間が関係付けられて配線される。このよ
うな配線及び配置を設定するために論理接続情報
が必要になり、これは論理回路図を用いて示され
る。本実施例は論理接続情報を論理回路図によつ
て表現する過程で、同論理回路図の中にチツプ周
辺に配置すべきパツド及びパツドと論理回路との
インターフエイスになるバツフアに関するレイア
ウト情報をも描いて形成する。即ち、パツド及び
バツフアに関する、例えば次のレイアウト情報が
盛り込まれる。
１ チツプの上下、左右の各辺どこに配置する
か、 ２ 各辺において各々はどの順序で並べるか、 ３ パツド間隔は夫々どの位の距離を話すべき
か。
か、 ２ 各辺において各々はどの順序で並べるか、 ３ パツド間隔は夫々どの位の距離を話すべき
か。
上記パツド及びバツフアのレイアウト情報を含
ませて描いた論理回路図に基き、チツプサイズを
最小にすると共に、効率的な相互配線を施こすこ
とができるチツプ内における機能ブロツク、バツ
フア及びパツドのレイアウトが決定される。
ませて描いた論理回路図に基き、チツプサイズを
最小にすると共に、効率的な相互配線を施こすこ
とができるチツプ内における機能ブロツク、バツ
フア及びパツドのレイアウトが決定される。
上記パツド及びバツフアに関するレイアウト情
報を含んだ論理回路図を作成することにより、従
来の内部部分のレイアウト完成後にパツドを配置
及び配線する方法とは全く逆に、パツド配置を先
に実行し、その後に配線関係が最適になるように
内部部分のレイアウトを実施することが可能とな
り、同時にレイアウト直前に必要とされていた仮
想端子を定義する情報入力が不要になる。
報を含んだ論理回路図を作成することにより、従
来の内部部分のレイアウト完成後にパツドを配置
及び配線する方法とは全く逆に、パツド配置を先
に実行し、その後に配線関係が最適になるように
内部部分のレイアウトを実施することが可能とな
り、同時にレイアウト直前に必要とされていた仮
想端子を定義する情報入力が不要になる。
＜効果＞
以上本発明によれば、LSIのレイアウト設計工
程中に作成する論理回路図に、パツド及びバツフ
アのレイアウト上での配置情報を盛り込むことに
より、計算機を利用して自動レイアウトを行う場
合にも、論理入力からレイアウトまで完全自動化
を図ることができる。
程中に作成する論理回路図に、パツド及びバツフ
アのレイアウト上での配置情報を盛り込むことに
より、計算機を利用して自動レイアウトを行う場
合にも、論理入力からレイアウトまで完全自動化
を図ることができる。
図は従来のLSIレイアウト方法を説明するため
の図である。 １……チツプ、２……内部部分、３……機能ブ
ロツク、４……周辺部分、５……パツド。
の図である。 １……チツプ、２……内部部分、３……機能ブ
ロツク、４……周辺部分、５……パツド。
Claims (1)
- １ 機能ブロツクをチツプ中心部分に、パツト及
びバツフアをチツプ周辺部分に位置させてLSIの
レイアウトを決定する方法において、機能ブロツ
ク相互間の接続情報となる論理回路図に、上記パ
ツド及びバツフアのレイアウト情報を併せもたせ
て形成し、該論理回路図に基づき、機能ブロツク
並びにパツド及びバツフアのレイアウトを決定す
ることを特徴とする、LSIのパツド配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139432A JPS6116558A (ja) | 1984-07-03 | 1984-07-03 | Ｌｓｉのパツド配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139432A JPS6116558A (ja) | 1984-07-03 | 1984-07-03 | Ｌｓｉのパツド配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116558A JPS6116558A (ja) | 1986-01-24 |
| JPH0560261B2 true JPH0560261B2 (ja) | 1993-09-01 |
Family
ID=15245055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139432A Granted JPS6116558A (ja) | 1984-07-03 | 1984-07-03 | Ｌｓｉのパツド配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116558A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1352988A (en) * | 1971-12-30 | 1974-05-15 | Ibm | Method for fabricating integrated circuits |
-
1984
- 1984-07-03 JP JP59139432A patent/JPS6116558A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6116558A (ja) | 1986-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |