JPH0560834A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0560834A JPH0560834A JP3020868A JP2086891A JPH0560834A JP H0560834 A JPH0560834 A JP H0560834A JP 3020868 A JP3020868 A JP 3020868A JP 2086891 A JP2086891 A JP 2086891A JP H0560834 A JPH0560834 A JP H0560834A
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- scan
- signal
- normal
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Abstract
(57)【要約】
【目的】 第１にスキャン時のタイミング設計を容易に
し、スキャン設計の制約を少なくする。第２にモード切
替時における誤動作を防止することができ、スキャン設
計の制約を少なくする。 【構成】 スキャン記憶素子１１１〜１１４と、通常動
作とスキャン動作の切替を行うモードセレクト端子１０
４とを備え、テストクロック信号線１４０上に遅延素子
１１０を設けたことにより、テストクロック信号と通常
クロック信号に時間差が生じ、スキャンモードから通常
モードに切り替える前に、外部入力端子１０３の信号を
テストクロック信号から通常クロック信号に切り替えて
も、テストクロック信号は遅延素子１１０による遅延時
間分だけ外部入力端子１０３の信号より遅れてスキャン
チェーンに到達する。
し、スキャン設計の制約を少なくする。第２にモード切
替時における誤動作を防止することができ、スキャン設
計の制約を少なくする。 【構成】 スキャン記憶素子１１１〜１１４と、通常動
作とスキャン動作の切替を行うモードセレクト端子１０
４とを備え、テストクロック信号線１４０上に遅延素子
１１０を設けたことにより、テストクロック信号と通常
クロック信号に時間差が生じ、スキャンモードから通常
モードに切り替える前に、外部入力端子１０３の信号を
テストクロック信号から通常クロック信号に切り替えて
も、テストクロック信号は遅延素子１１０による遅延時
間分だけ外部入力端子１０３の信号より遅れてスキャン
チェーンに到達する。
Description
【０００１】
【産業上の利用分野】この発明は、スキャンイン，スキ
ャンアウトにより回路の故障検査を効率的に行う半導体
集積回路に関するものである。
ャンアウトにより回路の故障検査を効率的に行う半導体
集積回路に関するものである。
【０００２】
【従来の技術】従来、スキャン記憶素子のスキャン動作
時におけるタイミング保証はスキャン記憶素子をマスタ
ースレーブ方式にすることによって解決されてきた。こ
のマスタースレーブ方式を用いた従来の半導体集積回路
について、図６ないし図８を参照しながら説明する。
時におけるタイミング保証はスキャン記憶素子をマスタ
ースレーブ方式にすることによって解決されてきた。こ
のマスタースレーブ方式を用いた従来の半導体集積回路
について、図６ないし図８を参照しながら説明する。
【０００３】図６は従来の半導体集積回路の回路構成図
である。図６において、１０１は通常の外部入力端子と
スキャンイン端子とを兼用した外部入力端子、１０２は
通常の外部入力端子とデータセレクト端子とを兼用した
外部入力端子、１０４は通常動作とスキャン動作とを切
り替えるためのモードセレクト端子、１０５は外部出力
端子、１０６はＡＮＤゲート、１０７はインバータ、１
０８は組合せ回路、１０９は通常の外部出力データとス
キャンアウトデータを選択するセレクタ、１２１はスキ
ャン記憶素子６０３のスキャンアウトおよびスキャン記
憶素子６０４のスキャンインの信号線、１２２はスキャ
ン記憶素子６０４のスキャンアウトおよびスキャン記憶
素子６０５のスキャンインの信号線、１２３はスキャン
記憶素子６０５のスキャンアウトおよびスキャン記憶素
子６０６のスキャンインの信号線、１２４はスキャン記
憶素子６０６のスキャンアウト信号線、１３０はＡＮＤ
ゲート１０６の出力信号線、１３１はスキャン記憶素子
６０３，６０４のクロック入力信号線、１３２はスキャ
ン記憶素子６０５，６０６のクロック入力信号線、６０
１は通常クロック入力端子とマスター記憶素子２１６
（図７）を動作させるテストクロック入力端子とを兼用
した外部入力端子、６０２はスレーブ記憶素子７０３
（図７）を動作させるテストクロック用の外部入力端
子、６１０，６１１はスキャン記憶素子６０３〜６０６
のテストクロック入力の信号線を示す。
である。図６において、１０１は通常の外部入力端子と
スキャンイン端子とを兼用した外部入力端子、１０２は
通常の外部入力端子とデータセレクト端子とを兼用した
外部入力端子、１０４は通常動作とスキャン動作とを切
り替えるためのモードセレクト端子、１０５は外部出力
端子、１０６はＡＮＤゲート、１０７はインバータ、１
０８は組合せ回路、１０９は通常の外部出力データとス
キャンアウトデータを選択するセレクタ、１２１はスキ
ャン記憶素子６０３のスキャンアウトおよびスキャン記
憶素子６０４のスキャンインの信号線、１２２はスキャ
ン記憶素子６０４のスキャンアウトおよびスキャン記憶
素子６０５のスキャンインの信号線、１２３はスキャン
記憶素子６０５のスキャンアウトおよびスキャン記憶素
子６０６のスキャンインの信号線、１２４はスキャン記
憶素子６０６のスキャンアウト信号線、１３０はＡＮＤ
ゲート１０６の出力信号線、１３１はスキャン記憶素子
６０３，６０４のクロック入力信号線、１３２はスキャ
ン記憶素子６０５，６０６のクロック入力信号線、６０
１は通常クロック入力端子とマスター記憶素子２１６
（図７）を動作させるテストクロック入力端子とを兼用
した外部入力端子、６０２はスレーブ記憶素子７０３
（図７）を動作させるテストクロック用の外部入力端
子、６１０，６１１はスキャン記憶素子６０３〜６０６
のテストクロック入力の信号線を示す。
【０００４】図７は図６のスキャン記憶素子６０３〜６
０６の具体例を示す回路構成図である。図７において、
２０１は通常のデータ入力端子、２０２はスキャンイン
端子、２０３は通常のデータ入力端子２０１の信号（入
力データ信号）とスキャンイン端子２０２の信号（スキ
ャンインデータ信号）の選択を行う信号を入力するデー
タセレクト端子、２０４は通常クロック入力端子、２０
６は通常モードとスキャンモードを選択するモードセレ
クト端子、２０７はスキャンアウト端子、２０８は通常
のデータ出力端子、２１０はデータセレクト端子２０３
の信号値が“０”のとき通常の入力データ信号が出力さ
れ、データセレクト端子２０３の信号値が“１”のとき
スキャンインデータ信号が出力されるセレクタ、２１１
はモードセレクト端子２０６の信号値が“０”のとき通
常クロック入力端子２０４の信号（通常クロック信号）
が出力され、モードセレクト端子２０６の信号値が
“１”のときテストクロック入力端子７０１の信号（テ
ストクロック信号）が出力されるセレクタ、２１６はマ
スター記憶素子、２２０はセレクタ２１１の出力信号
線、２２１はセレクタ２１０の出力信号線、７０１はス
キャンモード時にマスター記憶素子２１６を駆動するテ
ストクロック入力端子、７０２はスキャンモード時にス
レーブ記憶素子７０３を駆動するテストクロック入力端
子、７０４はスレーブ記憶素子７０３のテストクロック
入力信号線を示す。
０６の具体例を示す回路構成図である。図７において、
２０１は通常のデータ入力端子、２０２はスキャンイン
端子、２０３は通常のデータ入力端子２０１の信号（入
力データ信号）とスキャンイン端子２０２の信号（スキ
ャンインデータ信号）の選択を行う信号を入力するデー
タセレクト端子、２０４は通常クロック入力端子、２０
６は通常モードとスキャンモードを選択するモードセレ
クト端子、２０７はスキャンアウト端子、２０８は通常
のデータ出力端子、２１０はデータセレクト端子２０３
の信号値が“０”のとき通常の入力データ信号が出力さ
れ、データセレクト端子２０３の信号値が“１”のとき
スキャンインデータ信号が出力されるセレクタ、２１１
はモードセレクト端子２０６の信号値が“０”のとき通
常クロック入力端子２０４の信号（通常クロック信号）
が出力され、モードセレクト端子２０６の信号値が
“１”のときテストクロック入力端子７０１の信号（テ
ストクロック信号）が出力されるセレクタ、２１６はマ
スター記憶素子、２２０はセレクタ２１１の出力信号
線、２２１はセレクタ２１０の出力信号線、７０１はス
キャンモード時にマスター記憶素子２１６を駆動するテ
ストクロック入力端子、７０２はスキャンモード時にス
レーブ記憶素子７０３を駆動するテストクロック入力端
子、７０４はスレーブ記憶素子７０３のテストクロック
入力信号線を示す。
【０００５】図８は以上のように構成された半導体集積
回路の動作を説明するためのタイムチャートである。図
８において、８０１〜８０４はそれぞれスキャン記憶素
子６０３〜６０６の内部の信号線２２０における信号の
波形を示す。他の符号については、図６の符号と一致す
る信号線または外部端子における信号を示す。以下、図
６〜図８に基づいて、この半導体集積回路の動作を説明
する。
回路の動作を説明するためのタイムチャートである。図
８において、８０１〜８０４はそれぞれスキャン記憶素
子６０３〜６０６の内部の信号線２２０における信号の
波形を示す。他の符号については、図６の符号と一致す
る信号線または外部端子における信号を示す。以下、図
６〜図８に基づいて、この半導体集積回路の動作を説明
する。
【０００６】モードセレクト端子１０４の信号値が
“０”のときは通常モードとなり、通常の動作が行われ
る。すなわち、セレクタ２１１は通常クロック入力端子
２０４の信号を出力し、データセレクト端子２０３の信
号値は通常モードでは常に“０”となるので、セレクタ
２１０は通常のデータ入力端子２０１の信号を出力する
ことになり、スキャン記憶素子６０３〜６０６は通常ク
ロック信号，通常の入力データ信号，通常の出力データ
信号で動作する通常の記憶素子として働く。
“０”のときは通常モードとなり、通常の動作が行われ
る。すなわち、セレクタ２１１は通常クロック入力端子
２０４の信号を出力し、データセレクト端子２０３の信
号値は通常モードでは常に“０”となるので、セレクタ
２１０は通常のデータ入力端子２０１の信号を出力する
ことになり、スキャン記憶素子６０３〜６０６は通常ク
ロック信号，通常の入力データ信号，通常の出力データ
信号で動作する通常の記憶素子として働く。
【０００７】モードセレクト端子１０４の信号値が
“１”のときはスキャンモードとなり、セレクタ２１１
はテストクロック入力端子７０１の信号を出力し、セレ
クタ１０９はスキャン記憶素子６０６のスキャンアウト
信号を出力する。また、セレクタ２１０，２１１はそれ
ぞれスキャンイン端子２０２，テストクロック入力端子
７０１の信号を選択し、マスター記憶素子２１６は外部
入力端子６０１のクロック信号により動作する。スレー
ブ記憶素子７０３は外部入力端子６０２のクロック信号
により動作する。したがって、最初に外部入力端子６０
１のクロック信号を動作させることによってマスター記
憶素子２１６の出力値をシフトイン信号値とし、続いて
外部入力端子６０２のクロック信号を動作させることに
よってスレーブ記憶素子７０３の出力値をマスター記憶
素子２１６の出力値とする。これにより、スキャンデー
タがクロック信号の遅延等によりマスター記憶素子２１
６を飛び越しても、スレーブ記憶素子７０３でスキャン
データが一旦止められるので、スキャンデータの記憶素
子を飛び越す危険を防止することができる。
“１”のときはスキャンモードとなり、セレクタ２１１
はテストクロック入力端子７０１の信号を出力し、セレ
クタ１０９はスキャン記憶素子６０６のスキャンアウト
信号を出力する。また、セレクタ２１０，２１１はそれ
ぞれスキャンイン端子２０２，テストクロック入力端子
７０１の信号を選択し、マスター記憶素子２１６は外部
入力端子６０１のクロック信号により動作する。スレー
ブ記憶素子７０３は外部入力端子６０２のクロック信号
により動作する。したがって、最初に外部入力端子６０
１のクロック信号を動作させることによってマスター記
憶素子２１６の出力値をシフトイン信号値とし、続いて
外部入力端子６０２のクロック信号を動作させることに
よってスレーブ記憶素子７０３の出力値をマスター記憶
素子２１６の出力値とする。これにより、スキャンデー
タがクロック信号の遅延等によりマスター記憶素子２１
６を飛び越しても、スレーブ記憶素子７０３でスキャン
データが一旦止められるので、スキャンデータの記憶素
子を飛び越す危険を防止することができる。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
の構成によれば、各スキャン記憶素子６０３〜６０６の
スキャン動作のタイミングを調整するテストクロックラ
インの設計は手作業で行われてきたため、異なる位相の
クロック信号で動作する記憶素子を含んだスキャンチェ
ーンを設計する際に、スキャンチェーン中のすべてのス
キャン記憶素子を１つのテストクロック信号の同じ位相
で動作させるために、複雑なテストクロック信号の設計
が要求されてスキャン設計が複雑で非常に手間のかかる
ものとなり、特にスキャン設計の自動化の大きな障害と
なっている。
の構成によれば、各スキャン記憶素子６０３〜６０６の
スキャン動作のタイミングを調整するテストクロックラ
インの設計は手作業で行われてきたため、異なる位相の
クロック信号で動作する記憶素子を含んだスキャンチェ
ーンを設計する際に、スキャンチェーン中のすべてのス
キャン記憶素子を１つのテストクロック信号の同じ位相
で動作させるために、複雑なテストクロック信号の設計
が要求されてスキャン設計が複雑で非常に手間のかかる
ものとなり、特にスキャン設計の自動化の大きな障害と
なっている。
【０００９】また、テスト用の外部端子を付加すること
によって外部端子の数が増加するのを抑えるために、テ
スト用の外部端子として通常動作とスキャン動作とを切
り替えるためのモードセレクト端子１０４のみを備え、
その他のスキャンテスト用の端子は通常動作用の外部端
子と兼用しており、モードセレクト端子１０４によるモ
ード切替によって兼用している外部端子を通常動作時と
スキャン動作時で使い分けるようにしていた。しかし、
これでは通常動作時にクロック信号の異なる位相で動作
する記憶素子が１つのスキャンチェーン中に含まれてい
る場合、誤動作を起こす危険がある。すなわち、外部入
力端子６０１は通常クロック入力端子とマスター記憶素
子２１６を動作させるテストクロック入力端子とを兼用
しているために、スキャンモードから通常モードに切り
替わる前に、外部入力端子６０１の信号値をスキャンモ
ードで使用した信号値から通常モードで使用する信号値
に戻す必要がある。したがって、その波形は図８の６０
１のようになり、スキャンモード中で使用した最後の信
号値が“１”であり、通常モードに切り替わった際に信
号値が“０”でなければならない場合には、モードをス
キャンモードから通常モードに切り替える前に、信号値
を“１”から“０”へ変えておかなければならない。こ
のとき、スキャン記憶素子６０４中のマスター記憶素子
２１６のクロック信号は、スキャンモードから通常モー
ドに切り替えた際に意図しない信号の立ち下がりが起こ
ってしまい、図８の８２４に示すデータの破壊が生じ
る。また、スキャン記憶素子６０５でも同様にクロック
信号の意図しない立ち上がり信号が起こり、図８の８３
４に示すデータの破壊が生じる。
によって外部端子の数が増加するのを抑えるために、テ
スト用の外部端子として通常動作とスキャン動作とを切
り替えるためのモードセレクト端子１０４のみを備え、
その他のスキャンテスト用の端子は通常動作用の外部端
子と兼用しており、モードセレクト端子１０４によるモ
ード切替によって兼用している外部端子を通常動作時と
スキャン動作時で使い分けるようにしていた。しかし、
これでは通常動作時にクロック信号の異なる位相で動作
する記憶素子が１つのスキャンチェーン中に含まれてい
る場合、誤動作を起こす危険がある。すなわち、外部入
力端子６０１は通常クロック入力端子とマスター記憶素
子２１６を動作させるテストクロック入力端子とを兼用
しているために、スキャンモードから通常モードに切り
替わる前に、外部入力端子６０１の信号値をスキャンモ
ードで使用した信号値から通常モードで使用する信号値
に戻す必要がある。したがって、その波形は図８の６０
１のようになり、スキャンモード中で使用した最後の信
号値が“１”であり、通常モードに切り替わった際に信
号値が“０”でなければならない場合には、モードをス
キャンモードから通常モードに切り替える前に、信号値
を“１”から“０”へ変えておかなければならない。こ
のとき、スキャン記憶素子６０４中のマスター記憶素子
２１６のクロック信号は、スキャンモードから通常モー
ドに切り替えた際に意図しない信号の立ち下がりが起こ
ってしまい、図８の８２４に示すデータの破壊が生じ
る。また、スキャン記憶素子６０５でも同様にクロック
信号の意図しない立ち上がり信号が起こり、図８の８３
４に示すデータの破壊が生じる。
【００１０】この発明の第１の目的は、スキャン時のタ
イミング設計を容易にし、スキャン設計の制約を少なく
できる半導体集積回路を提供することである。第２の目
的は、モード切替時における誤動作（データ破壊）を防
止でき、スキャン設計の制約を少なくできる半導体集積
回路を提供することである。
イミング設計を容易にし、スキャン設計の制約を少なく
できる半導体集積回路を提供することである。第２の目
的は、モード切替時における誤動作（データ破壊）を防
止でき、スキャン設計の制約を少なくできる半導体集積
回路を提供することである。
【００１１】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、通常動作を行うための通常クロック入力端子
と、スキャン動作を行うためのテストクロック入力端子
およびテストクロック出力端子とを有する複数のスキャ
ン記憶素子に、テストクロック入力端子およびテストク
ロック出力端子の間に遅延素子を内蔵したことを特徴と
する。
積回路は、通常動作を行うための通常クロック入力端子
と、スキャン動作を行うためのテストクロック入力端子
およびテストクロック出力端子とを有する複数のスキャ
ン記憶素子に、テストクロック入力端子およびテストク
ロック出力端子の間に遅延素子を内蔵したことを特徴と
する。
【００１２】請求項２記載の半導体集積回路は、通常ク
ロックとテストクロックの入力を１つの外部入力端子で
兼用し、内部のテストクロック信号線上に遅延素子を設
けたことを特徴とする。請求項３記載の半導体集積回路
は、通常クロックとテストクロックの入力を１つの外部
入力端子で兼用し、スキャン動作から通常動作へ切り替
える際に、内部のテストクロック信号線の信号値を保持
する手段を設けたことを特徴とする。
ロックとテストクロックの入力を１つの外部入力端子で
兼用し、内部のテストクロック信号線上に遅延素子を設
けたことを特徴とする。請求項３記載の半導体集積回路
は、通常クロックとテストクロックの入力を１つの外部
入力端子で兼用し、スキャン動作から通常動作へ切り替
える際に、内部のテストクロック信号線の信号値を保持
する手段を設けたことを特徴とする。
【００１３】
【作用】請求項１記載の構成によれば、複数のスキャン
記憶素子に、テストクロック入力端子およびテストクロ
ック出力端子の間に遅延素子を内蔵したことにより、ス
キャンチェーンの設計を行う際に各スキャン記憶素子の
スキャン用の端子は対応するスキャン記憶素子のスキャ
ン用の端子に接続するだけで、スキャン動作のタイミン
グが調整されたスキャン設計を行うことができる。
記憶素子に、テストクロック入力端子およびテストクロ
ック出力端子の間に遅延素子を内蔵したことにより、ス
キャンチェーンの設計を行う際に各スキャン記憶素子の
スキャン用の端子は対応するスキャン記憶素子のスキャ
ン用の端子に接続するだけで、スキャン動作のタイミン
グが調整されたスキャン設計を行うことができる。
【００１４】請求項２記載の構成によれば、通常クロッ
クとテストクロックの入力を１つの外部入力端子で兼用
し、内部のテストクロック信号線上に遅延素子を設けた
ことにより、通常クロックとテストクロックの間に時間
差が生じ、スキャンモードから通常モードへのモード切
替時における誤動作（データ破壊）を防止することがで
き、異なる位相のクロックにより動作する任意の記憶素
子を１つのスキャンチェーンとすることができる。
クとテストクロックの入力を１つの外部入力端子で兼用
し、内部のテストクロック信号線上に遅延素子を設けた
ことにより、通常クロックとテストクロックの間に時間
差が生じ、スキャンモードから通常モードへのモード切
替時における誤動作（データ破壊）を防止することがで
き、異なる位相のクロックにより動作する任意の記憶素
子を１つのスキャンチェーンとすることができる。
【００１５】請求項３記載の構成によれば、通常クロッ
クとテストクロックの入力を１つの外部入力端子で兼用
し、スキャン動作から通常動作へ切り替える際に、内部
のテストクロック信号線の信号値を保持する手段を設け
たことにより、スキャンモードから通常モードへのモー
ド切替時における誤動作（データ破壊）を防止すること
ができ、異なる位相のクロックにより動作する任意の記
憶素子を１つのスキャンチェーンとすることができる。
クとテストクロックの入力を１つの外部入力端子で兼用
し、スキャン動作から通常動作へ切り替える際に、内部
のテストクロック信号線の信号値を保持する手段を設け
たことにより、スキャンモードから通常モードへのモー
ド切替時における誤動作（データ破壊）を防止すること
ができ、異なる位相のクロックにより動作する任意の記
憶素子を１つのスキャンチェーンとすることができる。
【００１６】
〔第１の実施例〕この発明の第１の実施例を図１ないし
図３を参照しながら説明する。図１はこの発明の第１の
実施例の半導体集積回路の回路構成図である。図１にお
いて、１０１は通常の外部入力端子とスキャンイン端子
とを兼用した外部入力端子、１０２は通常の外部入力端
子とデータセレクト端子とを兼用した外部入力端子、１
０３は通常クロック入力端子とテストクロック入力端子
とを兼用した外部入力端子、１０４は通常動作とスキャ
ン動作とを切り替えるためのモードセレクト端子、１０
５は外部出力端子、１０６はＡＮＤゲート、１０７はイ
ンバータ、１０８は組合せ回路、１０９は通常の外部出
力データとスキャンアウトデータを選択するセレクタ、
１１０は外部入力端子１０３からの通常クロックとテス
トクロック信号線１４０の信号に時間差を生じさせる遅
延素子、１１１，１１３はクロックの立ち上がりエッジ
で動作するスキャン記憶素子、１１２，１１４はクロッ
クの立ち下がりエッジで動作するスキャン記憶素子、１
２１はスキャン記憶素子１１１のスキャンアウトおよび
スキャン記憶素子１１２のスキャンインの信号線、１２
２はスキャン記憶素子１１２のスキャンアウトおよびス
キャン記憶素子１１３のスキャンインの信号線、１２３
はスキャン記憶素子１１３のスキャンアウトおよびスキ
ャン記憶素子１１４のスキャンインの信号線、１２４は
スキャン記憶素子１１４のスキャンアウト信号線、１３
０はＡＮＤゲート１０６の出力信号線、１３１はスキャ
ン記憶素子１１１，１１２のクロック入力信号線、１３
２はスキャン記憶素子１１３，１１４のクロック入力信
号線、１４０はスキャン記憶素子１１４のテストクロッ
ク入力の信号線、１４１はスキャン記憶素子１１３のテ
ストクロック入力およびスキャン記憶素子１１４のテス
トクロック出力の信号線、１４２はスキャン記憶素子１
１２のテストクロック入力およびスキャン記憶素子１１
３のテストクロック出力の信号線、１４３はスキャン記
憶素子１１１のテストクロック入力およびスキャン記憶
素子１１２のテストクロック出力の信号線を示す。
図３を参照しながら説明する。図１はこの発明の第１の
実施例の半導体集積回路の回路構成図である。図１にお
いて、１０１は通常の外部入力端子とスキャンイン端子
とを兼用した外部入力端子、１０２は通常の外部入力端
子とデータセレクト端子とを兼用した外部入力端子、１
０３は通常クロック入力端子とテストクロック入力端子
とを兼用した外部入力端子、１０４は通常動作とスキャ
ン動作とを切り替えるためのモードセレクト端子、１０
５は外部出力端子、１０６はＡＮＤゲート、１０７はイ
ンバータ、１０８は組合せ回路、１０９は通常の外部出
力データとスキャンアウトデータを選択するセレクタ、
１１０は外部入力端子１０３からの通常クロックとテス
トクロック信号線１４０の信号に時間差を生じさせる遅
延素子、１１１，１１３はクロックの立ち上がりエッジ
で動作するスキャン記憶素子、１１２，１１４はクロッ
クの立ち下がりエッジで動作するスキャン記憶素子、１
２１はスキャン記憶素子１１１のスキャンアウトおよび
スキャン記憶素子１１２のスキャンインの信号線、１２
２はスキャン記憶素子１１２のスキャンアウトおよびス
キャン記憶素子１１３のスキャンインの信号線、１２３
はスキャン記憶素子１１３のスキャンアウトおよびスキ
ャン記憶素子１１４のスキャンインの信号線、１２４は
スキャン記憶素子１１４のスキャンアウト信号線、１３
０はＡＮＤゲート１０６の出力信号線、１３１はスキャ
ン記憶素子１１１，１１２のクロック入力信号線、１３
２はスキャン記憶素子１１３，１１４のクロック入力信
号線、１４０はスキャン記憶素子１１４のテストクロッ
ク入力の信号線、１４１はスキャン記憶素子１１３のテ
ストクロック入力およびスキャン記憶素子１１４のテス
トクロック出力の信号線、１４２はスキャン記憶素子１
１２のテストクロック入力およびスキャン記憶素子１１
３のテストクロック出力の信号線、１４３はスキャン記
憶素子１１１のテストクロック入力およびスキャン記憶
素子１１２のテストクロック出力の信号線を示す。
【００１７】図２(a) は図１のスキャン記憶素子１１
１，１１３の具体例を示す回路構成図である。図２(a)
において、２０１は通常のデータ入力端子、２０２はス
キャンイン端子、２０３は通常のデータ入力端子２０１
の信号（入力データ信号）とスキャンイン端子２０２の
信号（スキャンインデータ信号）の選択を行う信号を入
力するデータセレクト端子、２０４は通常クロック入力
端子、２０５はテストクロック入力端子、２０６は通常
モードとスキャンモードを選択するモードセレクト端
子、２０７はスキャンアウト端子、２０８は通常のデー
タ出力端子、２０９はテストクロック出力端子、２１０
はデータセレクト端子２０３の信号値が“０”のとき通
常の入力データ信号が出力され、データセレクト端子２
０３の信号値が“１”のときスキャンインデータ信号が
出力されるセレクタ、２１１はモードセレクト端子２０
６の信号値が“０”のとき通常クロック入力端子２０４
の信号（通常クロック信号）が出力され、モードセレク
ト端子２０６の信号値が“１”のときテストクロック入
力端子２０５の信号（テストクロック信号）が出力され
るセレクタ、２１２，２１３はインバータ（遅延素
子）、２１４はセレクタ２１１からのクロック信号の立
ち上がりにより駆動する記憶素子、２２０はセレクタ２
１１の出力信号線、２２１はセレクタ２１０の出力信号
線を示す。
１，１１３の具体例を示す回路構成図である。図２(a)
において、２０１は通常のデータ入力端子、２０２はス
キャンイン端子、２０３は通常のデータ入力端子２０１
の信号（入力データ信号）とスキャンイン端子２０２の
信号（スキャンインデータ信号）の選択を行う信号を入
力するデータセレクト端子、２０４は通常クロック入力
端子、２０５はテストクロック入力端子、２０６は通常
モードとスキャンモードを選択するモードセレクト端
子、２０７はスキャンアウト端子、２０８は通常のデー
タ出力端子、２０９はテストクロック出力端子、２１０
はデータセレクト端子２０３の信号値が“０”のとき通
常の入力データ信号が出力され、データセレクト端子２
０３の信号値が“１”のときスキャンインデータ信号が
出力されるセレクタ、２１１はモードセレクト端子２０
６の信号値が“０”のとき通常クロック入力端子２０４
の信号（通常クロック信号）が出力され、モードセレク
ト端子２０６の信号値が“１”のときテストクロック入
力端子２０５の信号（テストクロック信号）が出力され
るセレクタ、２１２，２１３はインバータ（遅延素
子）、２１４はセレクタ２１１からのクロック信号の立
ち上がりにより駆動する記憶素子、２２０はセレクタ２
１１の出力信号線、２２１はセレクタ２１０の出力信号
線を示す。
【００１８】図２(b) は図１のスキャン記憶素子１１
２，１１４の具体例を示す回路構成図である。図２(b)
において、２１５はセレクタ２１１からのクロック信号
の立ち下がりにより駆動する記憶素子を示し、図２(a)
と同一のものには同じ符号を付してある。このスキャン
記憶素子１１２，１１４では、テストクロック入力端子
２０５の信号（テストクロック信号）がインバータ２１
２により位相が反転するので、スキャンモード中には、
記憶素子２１５はテストクロック入力端子２０５の信号
が立ち上がったときに駆動することになり、図２(a) に
示すスキャン記憶素子１１１，１１３と同様にテストク
ロック入力端子２０５の信号が立ち上がったときに駆動
してシフト動作を行う。また、テストクロック入力端子
２０５の信号はインバータ２１２で反転した後にインバ
ータ２１３でもう一度反転するので、テストクロック出
力端子２０９の信号の位相はテストクロック入力端子２
０５の信号と同じになる。
２，１１４の具体例を示す回路構成図である。図２(b)
において、２１５はセレクタ２１１からのクロック信号
の立ち下がりにより駆動する記憶素子を示し、図２(a)
と同一のものには同じ符号を付してある。このスキャン
記憶素子１１２，１１４では、テストクロック入力端子
２０５の信号（テストクロック信号）がインバータ２１
２により位相が反転するので、スキャンモード中には、
記憶素子２１５はテストクロック入力端子２０５の信号
が立ち上がったときに駆動することになり、図２(a) に
示すスキャン記憶素子１１１，１１３と同様にテストク
ロック入力端子２０５の信号が立ち上がったときに駆動
してシフト動作を行う。また、テストクロック入力端子
２０５の信号はインバータ２１２で反転した後にインバ
ータ２１３でもう一度反転するので、テストクロック出
力端子２０９の信号の位相はテストクロック入力端子２
０５の信号と同じになる。
【００１９】図３は以上のように構成された半導体集積
回路の動作を説明するためのタイムチャートである。図
３において、３０１〜３０４はそれぞれスキャン記憶素
子１１１〜１１４の内部の信号線２２０における信号の
波形を示し、３１０〜３１３，３２０〜３２３，３３０
〜３３３，３４０〜３４３はそれぞれスキャン記憶素子
１１１，１１２，１１３，１１４のスキャンアウトデー
タ信号を示す。他の符号については、図１の符号と一致
する信号線または外部端子における信号の波形を示す。
回路の動作を説明するためのタイムチャートである。図
３において、３０１〜３０４はそれぞれスキャン記憶素
子１１１〜１１４の内部の信号線２２０における信号の
波形を示し、３１０〜３１３，３２０〜３２３，３３０
〜３３３，３４０〜３４３はそれぞれスキャン記憶素子
１１１，１１２，１１３，１１４のスキャンアウトデー
タ信号を示す。他の符号については、図１の符号と一致
する信号線または外部端子における信号の波形を示す。
【００２０】以下、図１〜図３に基づいて、この半導体
集積回路の動作を説明する。モードセレクト端子１０４
の信号値が“０”のときは通常モードとなり、通常の動
作が行われる。すなわち、セレクタ２１１は通常クロッ
ク入力端子２０４の信号を出力し、データセレクト端子
２０３の信号値は通常モードでは常に“０”となるの
で、セレクタ２１０は通常のデータ入力端子２０１の信
号を出力することになり、スキャン記憶素子１１１〜１
１４は通常クロック信号，通常の入力データ信号，通常
の出力データ信号で動作する通常の記憶素子として働
く。
集積回路の動作を説明する。モードセレクト端子１０４
の信号値が“０”のときは通常モードとなり、通常の動
作が行われる。すなわち、セレクタ２１１は通常クロッ
ク入力端子２０４の信号を出力し、データセレクト端子
２０３の信号値は通常モードでは常に“０”となるの
で、セレクタ２１０は通常のデータ入力端子２０１の信
号を出力することになり、スキャン記憶素子１１１〜１
１４は通常クロック信号，通常の入力データ信号，通常
の出力データ信号で動作する通常の記憶素子として働
く。
【００２１】モードセレクト端子１０４の信号値が
“１”のときはスキャンモードとなり、セレクタ２１１
はテストクロック入力端子２０５の信号を出力し、セレ
クタ１０９はスキャン記憶素子１１４のスキャンアウト
信号を出力する。上述したように、スキャンモード中に
は、すべてのスキャン記憶素子１１１〜１１４はテスト
クロック入力端子２０５の信号により同じ位相で駆動す
る。したがって、通常動作時にクロックの立ち上がりで
動作する記憶素子，通常動作時にクロックの立ち下がり
で動作する記憶素子，位相の異なるクロックによって動
作する記憶素子をすべて同じスキャンチェーンにするこ
とができる。
“１”のときはスキャンモードとなり、セレクタ２１１
はテストクロック入力端子２０５の信号を出力し、セレ
クタ１０９はスキャン記憶素子１１４のスキャンアウト
信号を出力する。上述したように、スキャンモード中に
は、すべてのスキャン記憶素子１１１〜１１４はテスト
クロック入力端子２０５の信号により同じ位相で駆動す
る。したがって、通常動作時にクロックの立ち上がりで
動作する記憶素子，通常動作時にクロックの立ち下がり
で動作する記憶素子，位相の異なるクロックによって動
作する記憶素子をすべて同じスキャンチェーンにするこ
とができる。
【００２２】ここでスキャン記憶素子１１１〜１１４の
通常のデータ入力端子２０１の信号値を読み出す場合
は、まず、外部入力端子１０２に“０”を入力するとセ
レクタ２１０は通常のデータ入力端子２０１の信号を選
択する。この状態で外部入力端子１０３のクロック信号
を動作させると記憶素子２１４，２１５の出力信号値は
通常のデータ入力端子２０１の信号値と同じになり、ス
キャン記憶素子１１１〜１１４のスキャンアウト端子２
０７の信号値はそれぞれ３１０，３２０，３３０，３４
０になる。次に、外部入力端子１０２に“１”を入力す
るとセレクタ２１０はスキャンイン端子２０２の信号を
選択し、この状態で外部入力端子１０３のクロック信号
を動作させるとスキャンチェーン上でシフト動作が行わ
れ、スキャン記憶素子１１１，１１２，１１３，１１４
の信号はそれぞれ３１１，３２１，３３１，３４１のよ
うにシフトされ、スキャンアウト端子２０７の信号値は
各スキャン記憶素子１１１，１１２，１１３，１１４の
信号値が外部出力端子１０５からシリアル出力されるこ
とになる。
通常のデータ入力端子２０１の信号値を読み出す場合
は、まず、外部入力端子１０２に“０”を入力するとセ
レクタ２１０は通常のデータ入力端子２０１の信号を選
択する。この状態で外部入力端子１０３のクロック信号
を動作させると記憶素子２１４，２１５の出力信号値は
通常のデータ入力端子２０１の信号値と同じになり、ス
キャン記憶素子１１１〜１１４のスキャンアウト端子２
０７の信号値はそれぞれ３１０，３２０，３３０，３４
０になる。次に、外部入力端子１０２に“１”を入力す
るとセレクタ２１０はスキャンイン端子２０２の信号を
選択し、この状態で外部入力端子１０３のクロック信号
を動作させるとスキャンチェーン上でシフト動作が行わ
れ、スキャン記憶素子１１１，１１２，１１３，１１４
の信号はそれぞれ３１１，３２１，３３１，３４１のよ
うにシフトされ、スキャンアウト端子２０７の信号値は
各スキャン記憶素子１１１，１１２，１１３，１１４の
信号値が外部出力端子１０５からシリアル出力されるこ
とになる。
【００２３】一方、スキャンチェーンにスキャンインの
みを行い、スキャン記憶素子１１１〜１１４の通常のデ
ータ入力端子２０１の信号値を読み出す必要がない場合
は、外部入力端子（データセレクト端子）１０２に
“１”を入力するとセレクタ２１０はスキャンイン端子
２０２の信号を選択し、この状態で外部入力端子（テス
トクロック入力端子）１０３のクロック信号を動作させ
るとスキャンチェーン上でシフト動作が行われ、各スキ
ャン記憶素子１１１，１１２，１１３，１１４にシリア
ルインした信号値がセットされる。
みを行い、スキャン記憶素子１１１〜１１４の通常のデ
ータ入力端子２０１の信号値を読み出す必要がない場合
は、外部入力端子（データセレクト端子）１０２に
“１”を入力するとセレクタ２１０はスキャンイン端子
２０２の信号を選択し、この状態で外部入力端子（テス
トクロック入力端子）１０３のクロック信号を動作させ
るとスキャンチェーン上でシフト動作が行われ、各スキ
ャン記憶素子１１１，１１２，１１３，１１４にシリア
ルインした信号値がセットされる。
【００２４】つぎに、モード切替時の動作について説明
する。スキャンモードから通常モードに切り替える際に
は、通常モードに切り替える前に、通常の外部入力とス
キャン時の外部入力とを兼用している外部入力端子１０
１〜１０３の信号を通常モードのデータに戻しておく必
要がある。したがって外部入力端子１０３の信号は通常
モードに切り替わる前にテストクロック信号から通常ク
ロック信号に切り替えなければならない。
する。スキャンモードから通常モードに切り替える際に
は、通常モードに切り替える前に、通常の外部入力とス
キャン時の外部入力とを兼用している外部入力端子１０
１〜１０３の信号を通常モードのデータに戻しておく必
要がある。したがって外部入力端子１０３の信号は通常
モードに切り替わる前にテストクロック信号から通常ク
ロック信号に切り替えなければならない。
【００２５】この実施例では、テストクロック信号線１
４０上に遅延素子１１０を設けているため、テストクロ
ック信号と通常クロック信号に時間差が生じ、スキャン
モードから通常モードに切り替える前に、外部入力端子
１０３の信号をテストクロック信号から通常クロック信
号に切り替えても、テストクロック信号は遅延素子１１
０による遅延時間分だけ外部入力端子１０３の信号より
遅れてスキャンチェーンに到達する。したがって、外部
入力端子１０３の信号を切り替えた後でスキャンチェー
ンに到達するテストクロック信号が変化する前に、通常
モードに切り替えることにより、テストクロック信号が
“１”の状態で通常モードに切り替えることが可能にな
り、モード切替時のデータ破壊を防ぐことができる。
４０上に遅延素子１１０を設けているため、テストクロ
ック信号と通常クロック信号に時間差が生じ、スキャン
モードから通常モードに切り替える前に、外部入力端子
１０３の信号をテストクロック信号から通常クロック信
号に切り替えても、テストクロック信号は遅延素子１１
０による遅延時間分だけ外部入力端子１０３の信号より
遅れてスキャンチェーンに到達する。したがって、外部
入力端子１０３の信号を切り替えた後でスキャンチェー
ンに到達するテストクロック信号が変化する前に、通常
モードに切り替えることにより、テストクロック信号が
“１”の状態で通常モードに切り替えることが可能にな
り、モード切替時のデータ破壊を防ぐことができる。
【００２６】また、スキャンチェーンに新たにスキャン
記憶素子を挿入する場合には、新たに追加するスキャン
記憶素子のスキャンイン端子２０２，スキャンアウト端
子２０７，テストクロック入力端子２０５，テストクロ
ック出力端子２０９を挿入する前後のスキャン記憶素子
と接続し、データセレクト端子２０３，モードセレクト
端子２０６をそれぞれ信号線１３０，モードセレクト端
子１０４に接続するだけでよく、スキャン動作時のテス
トクロック信号のタイミングや位相の設計を行わなくて
すむので、スキャン設計が非常に容易になる。
記憶素子を挿入する場合には、新たに追加するスキャン
記憶素子のスキャンイン端子２０２，スキャンアウト端
子２０７，テストクロック入力端子２０５，テストクロ
ック出力端子２０９を挿入する前後のスキャン記憶素子
と接続し、データセレクト端子２０３，モードセレクト
端子２０６をそれぞれ信号線１３０，モードセレクト端
子１０４に接続するだけでよく、スキャン動作時のテス
トクロック信号のタイミングや位相の設計を行わなくて
すむので、スキャン設計が非常に容易になる。
【００２７】したがってこの実施例によれば、スキャン
時のタイミング設計を容易にし、回路に多相クロックや
立ち上がりクロック動作，立ち下がりクロック動作の記
憶素子が組み合わされて使用されている場合でも、任意
の記憶素子を１つのスキャンチェーンにすることができ
るのでスキャンを用いる際の設計の制約を少なくでき
る。
時のタイミング設計を容易にし、回路に多相クロックや
立ち上がりクロック動作，立ち下がりクロック動作の記
憶素子が組み合わされて使用されている場合でも、任意
の記憶素子を１つのスキャンチェーンにすることができ
るのでスキャンを用いる際の設計の制約を少なくでき
る。
【００２８】〔第２の実施例〕この発明の第２の実施例
を図２，図４および図５を参照しながら説明する。図４
はこの発明の第２の実施例の半導体集積回路の回路構成
図である。図４において、４０１は通常の外部入力端子
とテストクロック信号を制御する記憶素子４０３のデー
タ入力端子とを兼用する外部入力端子、４０２は通常の
外部入力端子と記憶素子４０３のクロック入力端子とを
兼用する外部入力端子、４０３は立ち上がりクロックで
動作する記憶素子、４０４はＯＲゲート、４１０は記憶
素子４０３の出力信号線を示す。なお、図１に対応する
部分については同一の符号を付してある。
を図２，図４および図５を参照しながら説明する。図４
はこの発明の第２の実施例の半導体集積回路の回路構成
図である。図４において、４０１は通常の外部入力端子
とテストクロック信号を制御する記憶素子４０３のデー
タ入力端子とを兼用する外部入力端子、４０２は通常の
外部入力端子と記憶素子４０３のクロック入力端子とを
兼用する外部入力端子、４０３は立ち上がりクロックで
動作する記憶素子、４０４はＯＲゲート、４１０は記憶
素子４０３の出力信号線を示す。なお、図１に対応する
部分については同一の符号を付してある。
【００２９】図５はこの半導体集積回路の動作を説明す
るためのタイムチャートである。図５において、５０１
〜５０４はそれぞれスキャン記憶素子１１１〜１１４の
内部の信号線２２０（図２）における信号の波形を示
し、３１０〜３１３，３２０〜３２３，３３０〜３３
３，３４０〜３４３はそれぞれスキャン記憶素子１１
１，１１２，１１３，１１４のスキャンアウトデータ信
号を示す。他の符号については、図４の符号と一致する
信号線または外部端子における信号の波形を示す。
るためのタイムチャートである。図５において、５０１
〜５０４はそれぞれスキャン記憶素子１１１〜１１４の
内部の信号線２２０（図２）における信号の波形を示
し、３１０〜３１３，３２０〜３２３，３３０〜３３
３，３４０〜３４３はそれぞれスキャン記憶素子１１
１，１１２，１１３，１１４のスキャンアウトデータ信
号を示す。他の符号については、図４の符号と一致する
信号線または外部端子における信号の波形を示す。
【００３０】以下、図２，図４および図５に基づいて、
この半導体集積回路の動作を説明する。通常モード時の
動作は第１の実施例と同様である。スキャンモード時の
動作について説明する。まず、外部入力端子４０１，４
０２の信号値をスキャンモードに入ると“０”にする。
次に、外部入力端子４０２の信号値を“１”にすると、
記憶素子４０３の出力信号線４１０の信号値が“０”に
なる。したがって、ＯＲゲート４０４の出力は外部入力
端子１０３の信号値がそのまま出力されるので、テスト
クロック信号線１４０の信号値は外部入力端子１０３の
信号値により制御される。テストクロック信号に対する
スキャンチェーンのスキャン動作は第１の実施例と同じ
である。
この半導体集積回路の動作を説明する。通常モード時の
動作は第１の実施例と同様である。スキャンモード時の
動作について説明する。まず、外部入力端子４０１，４
０２の信号値をスキャンモードに入ると“０”にする。
次に、外部入力端子４０２の信号値を“１”にすると、
記憶素子４０３の出力信号線４１０の信号値が“０”に
なる。したがって、ＯＲゲート４０４の出力は外部入力
端子１０３の信号値がそのまま出力されるので、テスト
クロック信号線１４０の信号値は外部入力端子１０３の
信号値により制御される。テストクロック信号に対する
スキャンチェーンのスキャン動作は第１の実施例と同じ
である。
【００３１】つぎに、モード切替時の動作について説明
する。スキャンモードから通常モードに切り替える際に
は、通常モードに切り替える前に、通常の外部入力とス
キャン時の外部入力とを兼用している外部入力端子１０
１〜１０３の信号を通常モードのデータに戻しておく必
要がある。したがって外部入力端子１０３の信号は通常
モードに切り替わる前にテストクロック信号から通常ク
ロック信号に切り替えなければならない。
する。スキャンモードから通常モードに切り替える際に
は、通常モードに切り替える前に、通常の外部入力とス
キャン時の外部入力とを兼用している外部入力端子１０
１〜１０３の信号を通常モードのデータに戻しておく必
要がある。したがって外部入力端子１０３の信号は通常
モードに切り替わる前にテストクロック信号から通常ク
ロック信号に切り替えなければならない。
【００３２】この実施例では、外部入力端子１０３の信
号をテストクロック信号から通常クロック信号に切り替
える前に、外部入力端子４０１の信号値を“１”とし、
外部入力端子４０２の信号値を“０”とした後、外部入
力端子４０２の信号値を“１”とすることによって、記
憶素子４０３の出力信号線４１０の信号値が“１”にな
り、ＯＲゲート４０４によってテストクロック信号線１
４０の信号値が“１”にホールドされる。その後、外部
入力端子１０３，４０１，４０２の信号値を通常モード
の信号値に戻しても、テストクロック信号線１４０の信
号値は“１”にホールドされたままであるので、テスト
クロック信号が“１”の状態でスキャンモードから通常
モードへの切り替えが可能になり、モード切替時のデー
タ破壊を防ぐことができる。
号をテストクロック信号から通常クロック信号に切り替
える前に、外部入力端子４０１の信号値を“１”とし、
外部入力端子４０２の信号値を“０”とした後、外部入
力端子４０２の信号値を“１”とすることによって、記
憶素子４０３の出力信号線４１０の信号値が“１”にな
り、ＯＲゲート４０４によってテストクロック信号線１
４０の信号値が“１”にホールドされる。その後、外部
入力端子１０３，４０１，４０２の信号値を通常モード
の信号値に戻しても、テストクロック信号線１４０の信
号値は“１”にホールドされたままであるので、テスト
クロック信号が“１”の状態でスキャンモードから通常
モードへの切り替えが可能になり、モード切替時のデー
タ破壊を防ぐことができる。
【００３３】したがってこの実施例によれば、スキャン
時のタイミング設計を容易にし、回路に多相クロックや
立ち上がりクロック動作，立ち下がりクロック動作の記
憶素子が組み合わされて使用されている場合でも、テス
ト用の外部入力端子を１本のみ付加することによって任
意の記憶素子を１つのスキャンチェーンにすることがで
きるのでスキャンを用いる際の設計の制約を少なくでき
る。
時のタイミング設計を容易にし、回路に多相クロックや
立ち上がりクロック動作，立ち下がりクロック動作の記
憶素子が組み合わされて使用されている場合でも、テス
ト用の外部入力端子を１本のみ付加することによって任
意の記憶素子を１つのスキャンチェーンにすることがで
きるのでスキャンを用いる際の設計の制約を少なくでき
る。
【００３４】
【発明の効果】請求項１記載の構成によれば、複数のス
キャン記憶素子に、テストクロック入力端子およびテス
トクロック出力端子の間に遅延素子を内蔵したことによ
り、スキャンチェーンの設計を行う際に各スキャン記憶
素子のスキャン用の端子は対応するスキャン記憶素子の
スキャン用の端子に接続するだけで、スキャン動作のタ
イミングが調整されたスキャン設計を行うことができ、
スキャン設計が非常に容易になり、スキャン設計の自動
化に非常に有用である。
キャン記憶素子に、テストクロック入力端子およびテス
トクロック出力端子の間に遅延素子を内蔵したことによ
り、スキャンチェーンの設計を行う際に各スキャン記憶
素子のスキャン用の端子は対応するスキャン記憶素子の
スキャン用の端子に接続するだけで、スキャン動作のタ
イミングが調整されたスキャン設計を行うことができ、
スキャン設計が非常に容易になり、スキャン設計の自動
化に非常に有用である。
【００３５】請求項２記載の構成によれば、通常クロッ
クとテストクロックの入力を１つの外部入力端子で兼用
し、内部のテストクロック信号線上に遅延素子を設けた
ことにより、通常クロックとテストクロックの間に時間
差が生じ、スキャンモードから通常モードへのモード切
替時における誤動作（データ破壊）を防止することがで
き、異なる位相のクロックにより動作する任意の記憶素
子を１つのスキャンチェーンとすることができる。この
ため、スキャン設計が非常に容易になり、スキャン設計
の自動化に非常に有用である。
クとテストクロックの入力を１つの外部入力端子で兼用
し、内部のテストクロック信号線上に遅延素子を設けた
ことにより、通常クロックとテストクロックの間に時間
差が生じ、スキャンモードから通常モードへのモード切
替時における誤動作（データ破壊）を防止することがで
き、異なる位相のクロックにより動作する任意の記憶素
子を１つのスキャンチェーンとすることができる。この
ため、スキャン設計が非常に容易になり、スキャン設計
の自動化に非常に有用である。
【００３６】請求項３記載の構成によれば、通常クロッ
クとテストクロックの入力を１つの外部入力端子で兼用
し、スキャン動作から通常動作へ切り替える際に、内部
のテストクロック信号線の信号値を保持する手段を設け
たことにより、スキャンモードから通常モードへのモー
ド切替時における誤動作（データ破壊）を防止すること
ができ、異なる位相のクロックにより動作する任意の記
憶素子を１つのスキャンチェーンとすることができる。
このため、スキャン設計が非常に容易になり、スキャン
設計の自動化に非常に有用である。
クとテストクロックの入力を１つの外部入力端子で兼用
し、スキャン動作から通常動作へ切り替える際に、内部
のテストクロック信号線の信号値を保持する手段を設け
たことにより、スキャンモードから通常モードへのモー
ド切替時における誤動作（データ破壊）を防止すること
ができ、異なる位相のクロックにより動作する任意の記
憶素子を１つのスキャンチェーンとすることができる。
このため、スキャン設計が非常に容易になり、スキャン
設計の自動化に非常に有用である。
【図１】この発明の第１の実施例の半導体集積回路の回
路構成図である。
路構成図である。
【図２】図１および図４中のスキャン記憶素子の具体例
を示す回路構成図である。
を示す回路構成図である。
【図３】この発明の第１の実施例の半導体集積回路の動
作を説明するためのタイムチャートである。
作を説明するためのタイムチャートである。
【図４】この発明の第２の実施例の半導体集積回路の回
路構成図である。
路構成図である。
【図５】この発明の第２の実施例の半導体集積回路の動
作を説明するためのタイムチャートである。
作を説明するためのタイムチャートである。
【図６】従来の半導体集積回路の回路構成図である。
【図７】図６中のスキャン記憶素子の具体例を示す回路
構成図である。
構成図である。
【図８】従来の半導体集積回路の動作を説明するための
タイムチャートである。
タイムチャートである。
１０４ モードセレクト端子 １０３ 外部入力端子（通常クロック入力端子とテス
トクロック入力端子とを兼用） １１０ 遅延素子 １１１〜１１４ スキャン記憶素子 １４０ テストクロック信号線 ２０４ 通常クロック入力端子 ２０５ テストクロック入力端子 ２０９ テストクロック出力端子 ２１２，２１３ インバータ（遅延素子） ４０３ 記憶素子（保持する手段） ４０４ ＯＲゲート（保持する手段）
トクロック入力端子とを兼用） １１０ 遅延素子 １１１〜１１４ スキャン記憶素子 １４０ テストクロック信号線 ２０４ 通常クロック入力端子 ２０５ テストクロック入力端子 ２０９ テストクロック出力端子 ２１２，２１３ インバータ（遅延素子） ４０３ 記憶素子（保持する手段） ４０４ ＯＲゲート（保持する手段）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月１９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図７】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｚ 7013−4Ｍ
Claims (3)
- 【請求項１】 複数のスキャン記憶素子と、通常動作と
スキャン動作の切替を行うモードセレクト端子とを備え
た半導体集積回路であって、 前記複数のスキャン記憶素子は、通常動作を行うための
通常クロック入力端子と、スキャン動作を行うためのテ
ストクロック入力端子およびテストクロック出力端子と
を有し、前記テストクロック入力端子およびテストクロ
ック出力端子の間に遅延素子を内蔵したことを特徴とす
る半導体集積回路。 - 【請求項２】 複数のスキャン記憶素子と、通常動作と
スキャン動作の切替を行うモードセレクト端子とを備え
た半導体集積回路であって、 通常クロックとテストクロックの入力を１つの外部入力
端子で兼用し、内部のテストクロック信号線上に遅延素
子を設けたことを特徴とする半導体集積回路。 - 【請求項３】 複数のスキャン記憶素子と、通常動作と
スキャン動作の切替を行うモードセレクト端子とを備え
た半導体集積回路であって、 通常クロックとテストクロックの入力を１つの外部入力
端子で兼用し、スキャン動作から通常動作へ切り替える
際に内部のテストクロック信号線の信号値を保持する手
段を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020868A JP2547281B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020868A JP2547281B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0560834A true JPH0560834A (ja) | 1993-03-12 |
| JP2547281B2 JP2547281B2 (ja) | 1996-10-23 |
Family
ID=12039141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020868A Expired - Fee Related JP2547281B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2547281B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006105891A (ja) * | 2004-10-08 | 2006-04-20 | Univ Of Tokyo | 集積回路およびそのテスト方法ならびに集積回路装置 |
| JP2007170959A (ja) * | 2005-12-21 | 2007-07-05 | Oki Electric Ind Co Ltd | 半導体集積回路とその設計方法 |
| WO2010097851A1 (ja) * | 2009-02-26 | 2010-09-02 | パナソニック株式会社 | 半導体装置、並びに半導体装置の設計方法、設計装置、および故障検出方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233780A (ja) * | 1986-04-03 | 1987-10-14 | Hitachi Ltd | 大規模論理回路およびそのテスト方法 |
| JPH01280842A (ja) * | 1987-11-30 | 1989-11-13 | Tandem Comput Inc | 走査データ路の結合 |
-
1991
- 1991-02-14 JP JP3020868A patent/JP2547281B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233780A (ja) * | 1986-04-03 | 1987-10-14 | Hitachi Ltd | 大規模論理回路およびそのテスト方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010197291A (ja) * | 2009-02-26 | 2010-09-09 | Panasonic Corp | 半導体装置、並びに半導体装置の設計方法、設計装置、および故障検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2547281B2 (ja) | 1996-10-23 |
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