JPH0561644A - 累加算回路 - Google Patents

Abstract

(57)【要約】 【構成】 ｍビット語長の入力データ群をデータ入力端
子２０〜２３から順次入力し、半加算器４０，４４，４
５及び全加算器４１〜４３で累加算してＭビット語長の
データ出力端子６０〜６５から出力する累加算回路であ
って、Ｍビット語長のオフセット値を入力するオフセッ
ト入力端子１０〜１５を設け、各入力データの符号ビッ
トのみを反転してデータ入力端子２０〜２３からの入力
とする。 【効果】 回路規模を小型化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力データ群を累積的
に加算して出力データを得る累加算回路に関するもので
ある。

【０００２】

【従来の技術】入力データ群を累積的に加算して出力デ
ータを得る累加算の具体例として、例えば、４ビット２
の補数表現データＡ⁽ⁱ⁾ ＝（Ａ⁽ⁱ⁾ ₃ ，Ａ⁽ⁱ⁾ ₂ ，Ａ
⁽ⁱ⁾ ₁ ，Ａ⁽ⁱ⁾ ₀ ）₂ でｉ＝０〜３の４つの数を累加算
する場合について考える。このｉ＝０〜３の４つの数
（４ビット語長）を加算するため、出力語長は６ビット
となる。

【０００３】このため、従来は、符号ビットであるＡ
⁽ⁱ⁾ ₃ のビットすなわち最上位ビット（ＭＳＢ）を上位
２ビットに拡張して、上記４ビット２の補数表現データ
を６ビット２の補数表現データにした後加算を行って出
力データを求めていた。すなわち、例えば図１２に示す
ように、先ず４ビット２の補数表現データＡ⁽⁰⁾ ＝（Ａ
⁽⁰⁾ ₃ ，Ａ⁽⁰⁾ ₂ ，Ａ⁽⁰⁾ ₁ ，Ａ⁽⁰⁾ ₀ ）の符号ビット
であるＡ⁽⁰⁾ ₃ のビット（ＭＳＢ）を、上位２ビットに
拡張して６ビット２の補数表現データ（Ａ⁽⁰⁾ ₃ ，Ａ
⁽⁰⁾ ₃ ，Ａ⁽⁰⁾ ₃ ，Ａ⁽⁰⁾ ₂ ，Ａ⁽⁰⁾ ₁ ，Ａ⁽⁰⁾ ₀ ）と
する。次に、同様にして、上記データＡ⁽⁰⁾ 以降のデー
タＡ⁽¹⁾ ，Ａ⁽²⁾ ，Ａ⁽³⁾ についても６ビット２の補数
表現データとし、図１３に示すような加算を行う。この
時当該図１３の加算結果の７ビット目以上は無視し（図
１３の図中点線で囲む部分のビット）、出力Ｂ＝
（Ｂ₅ ，Ｂ₄ ，Ｂ₃ ，Ｂ₂ ，Ｂ₁ ，Ｂ₂ ）₂ を求めてい
た。

【０００４】ここで、上述のような演算を行う従来の回
路としては、例えば図１４に示すような回路が存在して
いる。すなわち、この図１４の累加算回路は、上記６ビ
ット２の補数表現データが供給されるデータ入力端子１
２０〜１２５と、累加算を行うための半加算器（ＨＡ）
１４０，全加算器（ＦＡ）１４１〜１４５及びレジスタ
（Ｒ）１５０〜１５５と、リセット用の“０”が入力さ
れるリセット入力端子１１０〜１１５及び当該リセット
の時のみ被切換端子ａが選ばれるセレクタ１３０〜１３
５と、データ出力用のデータ出力端子１６０〜１６５と
を有するものである。

【０００５】この図１４において、半加算器１４０及び
全加算器１４１〜１４５の一方の入力端子には上記デー
タ入力端子１２０〜１２５からの入力データが供給され
るようになっている。半加算器１４０及び全加算器１４
１〜１４５の和出力（加算出力）は、和出力端子Ｓから
出力されレジスタ１５０〜１５５に送られる。また、半
加算器１４０及び全加算器１４１〜１４５のキャリアウ
ト端子Ｃからは、キャリ（桁上げ信号）が出力され、半
加算器１４０のキャリは全加算器１４１の桁上げ入力端
子へ供給され、以下同様にして、全加算器１４２〜１４
５の桁上げ入力端子へは前段の全加算器からのキャリが
供給されるようになっている。更に、各レジスタ１５０
〜１５５の出力は、上記セレクタ１３０〜１３５の各被
切換端子ｂに送られ、これらセレクタ１３０〜１３５を
介して、半加算器１４０及び全加算器１４１〜１４５の
他方の入力端子に送られるようになっている。また更
に、半加算器１４０及び全加算器１４１〜１４５の和出
力端子Ｓは上記データ出力端子１６０〜１６５とも接続
されている。

【０００６】このような図１４の回路において、先ず、
上記各セレクタ１３０〜１３５を被切換端子ａ側（すな
わちリセット用の“０”側）に切り換え、データ入力端
子１２０〜１２５からデータＡ⁽⁰⁾ ＝（Ａ⁽⁰⁾ ₃ ，Ａ
⁽⁰⁾ ₂ ，Ａ⁽⁰⁾ ₁ ，Ａ⁽⁰⁾ ₀ ）₂ を符号ビット拡張した
（Ａ⁽⁰⁾ ₃ ，Ａ⁽⁰⁾ ₃ ，Ａ⁽⁰⁾ ₃ ，Ａ⁽⁰⁾ ₂ ，
Ａ⁽⁰⁾ ₁ ，Ａ⁽⁰⁾ ₀ ）₂ を入力する。これにより、上記
半加算器１４０及び全加算器１４１〜１４５では、 “０”＋Ａ⁽⁰⁾ ＝Ａ⁽⁰⁾ が計算され、その結果が単位遅延素子である上記各レジ
スタ１５０〜１５５に入力される。各レジスタ１５０〜
１５５はこの供給された値を保持する。なお、セレクタ
１３０〜１３５を被切換端子ａ側に切り換えて半加算器
１４０及び全加算器１４１〜１４５に“０”を入力する
代わりに、レジスタ１５０〜１５５を先にクリアしてか
らセレクタ１３０〜１３５を被切換端子ｂ側に切り換え
て上記符号ビット拡張されたデータＡ⁽⁰⁾ を加算するよ
うにしても良い。

【０００７】次のサイクル以降では、各セレクタ１３０
〜１３５を被切換端子ｂ側（すなわちレジスタ側）に切
り換える。

【０００８】上記データＡ⁽⁰⁾ を入力した次のサイクル
では、データ入力端子１２０〜１２５からＡ⁽¹⁾ ＝（Ａ
⁽¹⁾ ₃ ，Ａ⁽¹⁾ ₂ ，Ａ⁽¹⁾ ₁ ，Ａ⁽¹⁾ ₀ ）₂ を符号ビッ
ト拡張した（Ａ⁽¹⁾ ₃ ，Ａ⁽¹⁾ ₃ ，Ａ⁽¹⁾ ₃ ，
Ａ⁽¹⁾ ₂ ，Ａ⁽¹⁾ ₁ ，Ａ⁽¹⁾ ₀ ）₂ のデータを入力す
る。これにより、上記半加算器１４０及び全加算器１４
１〜１４５では、各レジスタ１５０〜１５５に保持され
ていた値（符号ビット拡張されたＡ⁽⁰⁾ ）と、上記符号
ビット拡張されたデータＡ⁽¹⁾ との加算（それぞれ符号
ビット拡張されたＡ⁽⁰⁾ ＋Ａ⁽¹⁾ の計算）が行われる。
この加算結果が再び上記各レジスタ１３０〜１３５に送
られ保持される。

【０００９】この次のサイクルでは、データ入力端子１
２０〜１２５からＡ⁽²⁾ ＝（Ａ⁽²⁾ ₃ ，Ａ⁽²⁾ ₂ ，Ａ
⁽²⁾ ₁ ，Ａ⁽²⁾ ₀ ）₂を符号ビット拡張した
（Ａ⁽²⁾ ₃ ，Ａ^{(2 )} ₃ ，Ａ⁽²⁾ ₃ ，Ａ⁽²⁾ ₂ ，
Ａ⁽²⁾ ₁ ，Ａ⁽²⁾ ₀ ）₂ のデータを入力することによ
り、上記半加算器１４０及び全加算器１４１〜１４５で
は各レジスタ１３０〜１３５の値（それぞれ符号ビット
拡張されたＡ⁽⁰⁾ ＋Ａ⁽¹⁾ の値）と当該符号ビット拡張
されたデータＡ⁽²⁾ との加算（それぞれ符号ビット拡張
された（Ａ⁽⁰⁾ ＋Ａ⁽¹⁾ ）＋Ａ⁽²⁾ の計算）が行われ、
その結果が再び各レジスタ１３０〜１３５に送られ保持
される。

【００１０】更に次のサイクルすなわち最後のサイクル
では、データ入力端子１２０〜１２５からＡ⁽³⁾ ＝（Ａ
⁽³⁾ ₃ ，Ａ⁽³⁾ ₂ ，Ａ⁽³⁾ ₁ ，Ａ⁽³⁾ ₀ ）₂ を符号ビッ
ト拡張した（Ａ⁽³⁾ ₃ ，Ａ⁽³⁾ ₃ ，Ａ⁽³⁾ ₃ ，
Ａ⁽³⁾ ₂ ，Ａ⁽³⁾ ₁ ，Ａ⁽³⁾ ₀ ）₂ のデータを入力する
ことにより、上記半加算器１４０及び全加算器１４１〜
１４５では各レジスタ１３０〜１３５の値（それぞれ符
号ビット拡張されたＡ⁽⁰⁾ ＋Ａ⁽¹⁾ ＋Ａ⁽²⁾ の値）と上
記符号ビット拡張された入力データＡ⁽³⁾ との加算（そ
れぞれ符号ビット拡張された（Ａ⁽⁰⁾ ＋Ａ⁽¹⁾ ＋
Ａ⁽²⁾ ）＋ Ａ⁽³⁾ の計算）が行われ、その結果（累加
算結果）が各データ出力端子１６０〜１６５から出力さ
れる。

【００１１】

【発明が解決しようとする課題】ところで、上述した図
１４の従来の累加算回路では、全加算器が５個（全加算
器１４１〜１４５）と半加算器が１個（半加算器１４
０）必要であり、したがって回路規模が大きくなってし
まうと言う欠点がある。なお、全加算器は半加算器の約
２倍の回路規模である。

【００１２】すなわち、この従来の累加算回路の欠点を
一般化して言うと、従来の累加算回路では、例えばｍビ
ットの２の補数表現データを２ⁿ 個累加算する場合（出
力はｍ＋ｎビット語長になる）、全加算器はｍ＋ｎ−１
個必要であり、半加算器は１個必要となる。したがっ
て、回路規模の増大を招いていた。

【００１３】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、回路規模を小型化すること
の可能な累加算回路を提供することを目的とするもので
ある。

【００１４】

【課題を解決するための手段】本発明の累加算回路は、
上述の目的を達成するために提案されたものであり、ｍ
ビット語長（ｍは１以上の整数）の入力データ群を第１
の入力ポートから順次入力し、累加算してＭビット語長
（Ｍはｍをこえる整数）の出力データを出力ポートから
出力する累加算回路において、上記Ｍビット語長の所定
のオフセット値（初期値）を入力する第２の入力ポート
を設け、上記入力データ群の累加算を行う際には、上記
第２の入力ポートから上記所定のオフセット値を入力す
ると共に、上記入力データ群の各入力データの符号ビッ
トのみを反転して上記第１の入力ポートからの入力とす
るようにしたものである。

【００１５】ここで、符号ビットを拡張するということ
は、符号ビットを反転して入力データの上位ビット側に
“１１・・・１１”をたすことと同じである。したがっ
て、本発明では、この点に着目して２ⁿ 個の（各入力デ
ータの）上記上位ビット側の“１１・・・１１”の合計
を予めオフセット値として累加算回路にセットしてお
き、２ⁿ 個のｍビット語長のデータ（符号ビットは反
転）を、そのオフセット値に累加算していくようにして
いる。これにより、必要とする全加算器はｍ−１個とな
り、半加算器はｎ＋１個となる。

【００１６】

【作用】本発明によれば、入力データの符号ビットを拡
張する代わりに、予め所定のオフセット値をセットして
おくようにしている。これにより、上位側は全加算器で
なく半加算器で済むようになる。

【００１７】

【実施例】以下、本発明を適用した実施例について図面
を参照しながら説明する。

【００１８】本発明実施例の累加算回路は、図１に示す
ように、ｍビット語長（ｍは１以上の整数で図１の例の
場合は４としている）の入力データ群を第１の入力ポー
トであるデータ入力端子２０〜２３から順次入力し、半
加算器４０，４４，４５及び全加算器４１，４２，４３
により累加算してＭビット語長（Ｍはｍをこえる整数で
図１の例の場合は６としている）の出力データを出力ポ
ートである各データ出力端子６０〜６５から出力する累
加算回路であって、上記Ｍビット（６ビット）語長の後
述する所定のオフセット値（初期値）を入力する第２の
入力ポートであるオフセット入力端子１０〜１５を設
け、上記入力データ群の累加算の際には、上記オフセッ
ト入力端子１０〜１５から上記所定のオフセット値を入
力すると共に、上記入力データ群の各入力データの符号
ビット（すなわちＭＳＢ）のみを反転して（他のビット
はそのままで）上記データ入力端子２０〜２３からの入
力とするようにしたものである。

【００１９】ここで、本実施例回路は、上記入力データ
群の各入力データの符号ビット（すなわちＭＳＢ）のみ
を反転するインバータ１を有し、このインバータ１によ
り上記符号ビットを反転するようにしている。また、本
実施例回路は、上記半加算器４０，４４，４５及び全加
算器４１，４２，４３への上記所定のオフセット値の入
力と、レジスタ５０〜５５からの値の入力とを切り換え
るセレクタ３０〜３５も有している。上記オフセット入
力端子１０〜１５からの所定のオフセット値は、当該セ
レクタ３０〜３５の被切換端子ａに供給されるようにな
っている。

【００２０】すなわち、この図１において、半加算器４
０及び全加算器４１〜４３の各一方の入力端子には上記
データ入力端子２０〜２３からの入力データ（ただし、
全加算器４３へはインバータ１による反転した入力）が
供給されるようになっている。半加算器４０，４４，４
５及び全加算器４１〜４３の和出力（加算出力）は、和
出力端子Ｓから出力されレジスタ５０〜５５に送られ
る。また、各半加算器４０，４４，４５及び全加算器４
１〜４３の各キャリアウト端子Ｃからは、キャリ（桁上
げ信号）が出力され、半加算器４０のキャリは全加算器
４１の桁上げ入力端子へ供給され、以下同様にして、全
加算器４２，４３の桁上げ入力端子及び半加算器４４，
４５の一方の入力端子へは前段の全加算器或いは半加算
器からのキャリが供給されるようになっている。更に、
各レジスタ５０〜５５の出力は、上記セレクタ３０〜３
５の各被切換端子ｂに送られ、これらセレクタ３０〜３
５を介して、上記半加算器４０，４４，４５及び全加算
器４１〜４３のそれぞれ他方の入力端子に送られるよう
になっている。また更に、半加算器４０，４４，４５及
び全加算器４１〜４３の和出力端子Ｓは上記データ出力
端子６０〜６５とも接続されている。

【００２１】先ず、この図１の構成の説明に先立ち、本
実施例の累加算回路で行われる累加算演算について説明
する。ここで、符号ビットを拡張する場合において、図
２に示す計算式が成立することは、一般に知られてい
る。すなわちこの図２の計算を行う場合において、デー
タＡ⁽⁰⁾ のＭＳＢのＡ⁽⁰⁾ ₃ が、例えば“０”（Ａ⁽⁰⁾
₃ ＝“０”すなわちＡ⁽⁰⁾ ₃ の反転ビットは“１”）の
場合と、例えばＡ⁽⁰⁾ ₃ ＝１（すなわちＡ⁽⁰⁾ ₃ の反転
ビットは“０”）の場合とを、それぞれ当該図２に示す
式に代入してみれば、与式（図２の式）が成立している
ことがわかる。

【００２２】また、この図２と同様の式が、データＡ
⁽¹⁾ ，Ａ⁽²⁾ ，Ａ⁽³⁾ についても成立するので、前述し
た図１３に示したような加算は、図３に示す計算式の結
果と同値であることがわかる。

【００２３】ところで、例えば上記図３の計算式中の４
つの２の補数表現データ（１１１０００）₂ を先に加算
すれば、その加算結果は（１１１０００００）₂ とな
る。ここで、この（１１１０００００）₂ の７ビット目
以上は無視して良いので、図３に示す式は、（１０００
００）₂ ＋Ａ⁽⁰⁾ ＋Ａ⁽¹⁾ ＋Ａ⁽²⁾ ＋Ａ⁽³⁾ （ただし、
各Ａ⁽ⁱ⁾ の符号ビットは反転）となる。すなわち、図４
に示すような計算となる。上記図１の本実施例回路は、
この図４に示す計算を行うようになされている。以下、
図１の構成の具体的な動作説明にはいる。

【００２４】ここで、前述した図１４の従来の累加算回
路では、一番最初に各セレクタ１３０〜１３５を被切換
端子ａ側（“０”側）にして、（００００００）₂ ＋
（Ａ⁽⁰⁾ ₃ Ａ⁽⁰⁾ ₃ Ａ⁽⁰⁾ ₃ Ａ⁽⁰⁾ ₂ Ａ
⁽⁰⁾ ₁ Ａ⁽⁰⁾ ₀ ）₂ を全加算器１４１〜１４５及び半加
算器１４０で計算していた。

【００２５】これに対し、本実施例の図１の累加算回路
では、一番最初に各セレクタ３０〜３５を被切換端子ａ
側に切り換えて上記オフセット値としての上記（１００
０００）₂ を入力し、更に、データ入力端子２０〜２３
からデータＡ⁽⁰⁾ を入力する事により、全加算器４１〜
４３及び半加算器４０，４４，４５では、（１００００
０）₂ ＋（（Ａ⁽⁰⁾ ₃ の反転ビット）Ａ⁽⁰⁾ ₂ Ａ⁽⁰⁾ ₁
Ａ⁽⁰⁾ ₀ ）₂ が計算される。なお、入力Ａ⁽ⁱ⁾ ₃ は上記
インバータ１を介して全加算器４３に入力されているの
で、上述のように、Ａ⁽⁰⁾ ₃ のみ反転して加算されてい
る。この加算結果は、レジスタ５０〜５５に入力され、
各レジスタ５０〜５５ではこの値が保持される。

【００２６】次のサイクル以降では、各セレクタ３０〜
３５の被切換端子ｂが選ばれる。そして、Ａ⁽¹⁾ ＝（Ａ
⁽¹⁾ ₃ ，Ａ⁽¹⁾ ₂ ，Ａ⁽¹⁾ ₁ ，Ａ⁽¹⁾ ₀ ）₂ 、Ａ⁽²⁾ ＝
（Ａ⁽²⁾ ₃ ，Ａ⁽²⁾ ₂ ，Ａ⁽²⁾ ₁ ，Ａ⁽²⁾ ₀ ）₂ 、Ａ
⁽³⁾ ＝（Ａ⁽³⁾ ₃ ，Ａ⁽³⁾ ₂ ，Ａ⁽³⁾ ₁ ，Ａ⁽³⁾ ₀ ）₂
を順次データ入力端子２０〜２３から入力していくこと
により、当該累加算回路では、各レジスタ３０〜３５に
保持されている前のサイクルでの加算結果と、入力デー
タ（符号ビットのみ反転）との加算が、各全加算器４１
〜４３及び半加算器４０，４４，４５で行われ、最後に
Ａ⁽³⁾ のデータが入力され終わった時点で、図４の計算
で示したような計算結果Ｂ＝（Ｂ₅ ，Ｂ₄ ，Ｂ₃ ，
Ｂ₂ ，Ｂ₁ ，Ｂ₀ ）₂ がデータ出力端子６０〜６５から
出力されるようになる。

【００２７】また、本実施例の累加算回路によれば、上
述したような演算の他に、例えば、上記出力Ｂ＝
（Ｂ₅ ，Ｂ₄ ，Ｂ₃ ，Ｂ₂ ，Ｂ₁ ，Ｂ₀ ）₂ に対して、
下位２ビットを丸め（四捨五入）て、Ｄ＝（Ｄ₅ ，
Ｄ₄ ，Ｄ₃ ，Ｄ₂ ，０，０）₂ として出力することも可
能である。このように下位２ビットを丸め（四捨五入）
て出力したい場合は、例えば図５に示すように、下から
２ビット目に“１”を加算して、その後、下２ビットを
切り捨て（図５の図中点線で囲む部分のビットを切り捨
て）ればよい。

【００２８】このような下位２ビットの丸めを上述した
図４の計算に適用するときは、この図４の計算の代わり
に、図６の計算を行えばよいことになる。すなわち、こ
の図６の計算式においては、下から２ビット目に“１”
を加算（“１０”を加算）して、その後下２ビットを切
り捨てるようにする。ここで、例えば図６の（１１１０
００００）₂ と（１０）₂ を先に加算すれば、図７のよ
うな計算式となる。したがって、この図７の計算式を上
述した図１の構成に適用する場合には、オフセット値と
して上記（１０００００）₂ の代わりに図７の計算式中
の（１０００１０）₂ を与えれば、当該図１の累加算回
路で図７に示す計算を行うことが可能となる。

【００２９】更に、上述した本実施例では、Ｂ＝
（Ｂ₅ ，Ｂ₄ ，Ｂ₃ ，Ｂ₂ ，Ｂ₁ ，Ｂ₀ ）₂ ＝Ａ⁽⁰⁾ ＋
Ａ⁽¹⁾ ＋Ａ⁽²⁾ ＋Ａ⁽³⁾ という４つのデータの累加算に
ついて説明したが、例えば、３つのデータの累加算すな
わちＢ_D ＝（Ｂ_D5，Ｂ_D4，Ｂ_D3，Ｂ_D2，Ｂ_D1，Ｂ_D0）₂
＝Ａ⁽⁰⁾ ＋Ａ⁽¹⁾ ＋Ａ⁽²⁾ の場合も同様に計算すること
ができる。

【００３０】この場合、本発明実施例の累加算回路で
は、図８に示すような計算を行うことになる、この図８
の計算式においても前述同様に、当該図８の３つの（１
１１０００）₂ を先に加算してしまえば、（１０１０１
０００）₂ となるので、図８は図９の式に示すようにな
る。

【００３１】したがって、この時の図１の回路において
は、オフセット値を前記（１０００００）₂ ではなく
（１０１０００）₂ とし、データＡ⁽⁰⁾ ，Ａ⁽¹⁾ ，Ａ
⁽²⁾ （ただし符号ビットは反転）を順次入力していけ
ば、図９に示す計算を行うことが可能となる。

【００３２】なお、本実施例の図１の構成において、６
つのセレクタ３０〜３５は、連動して切り換えられるも
のであり、図示を省略した同一の制御回路からのコント
ロール信号により切換制御されるものである。

【００３３】また、図１において、上位側の２つの半加
算器４４，４５は、最初に（１０）₂ がセットされ、全
加算器４３のキャリアウト端子Ｃからのキャリ（桁上
げ）を受けて、当該キャリが例えば“１”の時は１イン
クリメントされ、例えば“０”の時はそのままとなる。
このようなことから、上位側の２つの半加算器４４，４
５及び上位側の２つのレジスタ５４，５５の代わりに、
例えば図１０に示すように、２ビットカウンタ２を用
い、この２ビットカウンタ２に対して最初にロード入力
端子から（１０）₂ をロードし、上記全加算器４３から
のキャリをカウンタイネーブル（ＥＮ）信号として、カ
ウントしていくことにより、図１の上位側の２つの半加
算器４４，４５と同じ計算を行うことが可能である。な
お、この図１０において、上記カウンタイネーブル信号
は、端子３を介して供給されるようになっている。

【００３４】上述したように、本実施例の累加算回路に
よれば、４ビット語長の入力データ群（Ａ⁽⁰⁾ ，
Ａ⁽¹⁾ ，Ａ⁽²⁾，Ａ⁽³⁾ ）をデータ入力端子２０〜２３
から順次入力し、半加算器４０，４４，４５及び全加算
器４１，４２，４３により累加算して６ビット語長の出
力データをデータ出力端子６０〜６５から出力する累加
算回路において、上記６ビット語長のオフセット値を入
力するオフセット入力端子１０〜１５を設け、上記入力
データ群の各入力データの符号ビット（Ａ⁽ⁱ⁾ ₃ ）のみ
を反転して（他のビットはそのままで）上記データ入力
端子２０〜２３からの入力とするようにしたことによ
り、回路規模を小型化することが可能となっている。

【００３５】言い換えて一般化すると、本発明では、符
号ビットを拡張すると言うことは符号ビットを反転して
上位ビット側に１１・・・１１を足す事と同じである点
に着目して、２ⁿ 個の（各入力データの）上記上位側の
１１・・・１１の合計を予めオフセット値として累加算
回路にセットしておき、上記２ⁿ 個のｍビット語長のデ
ータ（符号ビットは反転）をそのオフセット値に累加算
していくようにしている。これにより、必要とする全加
算器はｍ−１個、半加算器はｎ＋１個となる。図１の例
では、ｍ＝４，ｎ＝２であるから、全加算器は３個とな
り半加算器は３個となっている。すなわち、前述した図
１４の従来例回路に比べて、全加算器よりも回路規模が
約半分の半加算器を上位側の全加算器に代えて用いるこ
とができるようになり、したがって、累加算回路の回路
規模が小さくて済むようになっている。

【００３６】ところで、本件出願人は、先に特開昭６４
−８６２７１号公報に示すように、各ビットにキャリを
残したまま累加算していくことにより高速化を図った累
加算器（アキュムレータ）を開示している。すなわち、
この公報記載のアキュムレータは、供給される値を全加
算回路に供給し、この全加算回路からの加算出力と桁上
出力とをレジスタを介して帰還して累加算を行うと共
に、この加算出力と桁上出力とを桁上加算回路に入力し
て累加算出力を得ることにより、特に累加算時の演算速
度を高めることを可能とするものである。

【００３７】また、この公報記載のアキュムレータに加
えて、本件出願人は、先に特願平１−２４７１８３の明
細書及び図面に示すようなアキュムレータをも提案して
いる。すなわち、この明細書及び図面に示すアキュムレ
ータは、２個以上の複数ビットの加算器と、これら２個
以上の複数ビットの加算器の和出力と桁上げ出力とを所
定時間だけ遅延させる遅延レジスタとを設け、その供給
される数とその遅延レジスタの遅延出力とをそれら２個
以上の複数ビットの加算器にて順次加算し、累積的に加
算された結果をそれら２個以上の複数ビットの加算器の
和出力と桁上げ出力とを用いて冗長に表現することによ
り、用途に応じて必要な速度で累加算できるようにした
ものである。この明細書及び図面に提案するアキュムレ
ータによれば、複数ビット毎にキャリを残したまま累加
算していくことにより、高速化を図っている。

【００３８】本発明の累加算回路は、上記特開昭６４−
８６２７１号公報及び特願平１−２４７１８３の明細書
及び図面に示したアキュムレータに適用することも可能
である。

【００３９】図１１には、本発明を上記アキュムレータ
に適用した他の実施例の構成を示している。ここで、例
えば上記特開昭６４−８６２７１号公報記載のアキュム
レータでは、最初に各レジスタをクリアして、初期値０
に対して順次入力されてくるデータを累加算している
が、本実施例の図１１の構成では、クリア（０）にする
代わりに、オフセット値（１０００００）₂ を最初に与
えて、それを初期値として順次入力されてくるデータを
累加算していくようにしている。なお、この図１１にお
いて、前述した図１の回路と同様の構成要素には、同一
の指示符号を付している。

【００４０】すなわちこの図１１の累加算回路は、ｍビ
ット語長（４ビット語長）の入力データ群を第１の入力
ポートであるデータ入力端子２０〜２３から順次入力
し、半加算器４０，４４，４５及び全加算器４１，４
２，４３により累加算してＭビット語長（６ビット語
長）の出力データを出力ポートである各データ出力端子
６０〜６５から出力する累加算回路において、上記６ビ
ット語長のオフセット値（初期値）を入力する第２の入
力ポートであるオフセット入力端子１０〜１５を有し、
上記入力データ群の各入力データの符号ビット（すなわ
ちＭＳＢ）のみを反転して（他のビットはそのままで）
上記データ入力端子２０〜２３からの入力とすると共
に、累加算を行うための上記各半加算器４０，４４，４
５及び全加算器４１〜４３の加算出力（和出力）と桁上
げ出力（キャリ）とを桁上げ加算回路としての６ビット
加算器５に入力して累加算出力を得るようにしたもので
ある。

【００４１】この図１１において、半加算器４０及び全
加算器４１〜４３の各一方の入力端子には上記データ入
力端子２０〜２３からの入力データ（ただし、全加算器
４３へはインバータ１による反転した入力）が供給され
るようになっている。半加算器４０，４４，４５及び全
加算器４１〜４３の和出力は、和出力端子Ｓから出力さ
れレジスタ５０〜５５に送られる。また、各半加算器４
０，４４，４５及び全加算器４１〜４３の各キャリアウ
ト端子Ｃからは、キャリ（桁上げ信号）が出力され、レ
ジスタ９０〜９５に送られる。レジスタ９０に保持され
た半加算器４０のキャリは、セレクタ８１の被切換端子
ｂに送られ、このセレクタ８１を介して全加算器４１の
桁上げ入力端子へ供給されるようになっている。以下同
様にして、全加算器４２，４３の桁上げ入力端子及び半
加算器４４，４５の一方の入力端子へは、各レジスタ９
１〜９４に保持された前段の全加算器或いは半加算器か
らのキャリが、被選択端子ｂの選択された各セレクタ８
２〜８５を介して供給されるようになっている。なお、
上記セレクタ８１〜８５の各被切換端子ａには、端子７
１〜７５からの“０”が供給されるようになっている。
更に、各レジスタ５０〜５５の出力は、上記セレクタ３
０〜３５の各被切換端子ｂに送られ、これらセレクタ３
０〜３５を介して、上記半加算器４０，４４，４５及び
全加算器４１〜４３のそれぞれ他方の入力端子に送られ
るようになっている。また更に、半加算器４０，４４，
４５及び全加算器４１〜４３の和出力は６個の全加算器
よりなる６ビット加算器５の各全加算器の一方の入力端
子に供給され、上記半加算器４０，４４及び全加算器４
１〜４３のキャリは上記６ビット加算器の各全加算器の
他方の入力端子に供給される。ただし、上記６ビット加
算器のＬＳＢに対応する全加算器の上記他方の入力端子
には、端子４からの“０”が供給されるようになってい
る。この６ビット加算器からの出力（加算出力）が、デ
ータ出力端子６０〜６５から出力される。

【００４２】なお、本発明は上述した各実施例のよう
に、入力語長が４ビットに限定されるものではなく、ま
た、出力語長も６ビットに限定されるものではない。更
に、累加算するデータの数も４つ或いは３つに限定され
るものではない。

【００４３】

【発明の効果】上述のように、本発明の累加算回路にお
いては、ｍビット語長の入力データ群を第１の入力ポー
トから順次入力し、累加算してＭビット語長の出力ポー
トから出力する累加算回路において、Ｍビット語長の所
定のオフセット値を入力する第２の入力ポートを設け、
各入力データの符号ビットのみを反転して（他のビット
はそのままで）第１の入力ポートからの入力とするよう
にしたことにより、回路規模を小型化することが可能と
なっている。

【図面の簡単な説明】

【図１】実施例の累加算回路の概略構成を示すブロック
回路図である。

【図２】符号ビット拡張の一般的な計算式を示す図であ
る。

【図３】符号ビット拡張及び４つの入力データの累加算
の計算式を示す図である。

【図４】図３の計算式において４つの（１１１０００）
₂ を先に加算した場合の計算式を示す図である。

【図５】下２ビットを丸め（四捨五入）る場合の一般式
を示す図である。

【図６】図４の計算式において下２ビットを丸める場合
の計算式を示す図である。

【図７】図６の（１１１０００００）₂ と（１０）₂ と
を先に加算した計算式を示す図である。

【図８】符号ビット拡張及び３つの入力データの累加算
の計算式を示す図である。

【図９】図８の計算式において３つの（１０００００）
₂ を先に加算した場合の計算式を示す図である。

【図１０】２ビットカウンタを示す図である。

【図１１】その他の実施例の概略構成を示すブロック回
路図である。

【図１２】４ビット２の補数表現データを符号ビット拡
張して６ビットの２の補数表現データとする様子を説明
するための図である。

【図１３】６ビット２の補数表現データの累加算を説明
するための計算式を示す図である。

【図１４】従来の累加算回路の概略構成を示すブロック
回路図である。

【符号の説明】

１０〜１５・・・・・・・・・オフセット入力端子 ２０〜２３・・・・・・・・・データ入力端子 ３０〜３５・・・・・・・・・セレクタ ４０，４４，４５・・・・・・半加算器 ４１，４２，４３・・・・・・全加算器 ５０〜５５・・・・・・・・・レジスタ ６０〜６５・・・・・・・・・データ出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｍビット語長の入力データ群を第１の入
   力ポートから順次入力し、累加算してＭビット語長の出
   力データを出力ポートから出力する累加算回路におい
   て、 Ｍビット語長の所定のオフセット値を入力する第２の入
   力ポートを設け、 上記入力データ群の累加算の際には、上記第２の入力ポ
   ートから上記所定のオフセット値を入力すると共に、上
   記入力データ群の各入力データの符号ビットのみを反転
   して上記第１の入力ポートからの入力とすることを特徴
   とする累加算回路。