JPH01304579A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルに入力されるデータを用いて累積加算
を行なう半導体集積回路、いわゆる累積加算器に関する
ものである。

〔従来の技術〕

従来、この種の累積加算器は、その基本構成を第２図に
示すように、シリアルの入力データが入力されるｎビッ
トレジスタ１０と、累積データのためのｍビットレジス
タ１１と、ｍビット加算器１２とからなり、シリアルに
入力される入力データと累積データを累積加算するもの
となっている。

なお、第２図において、１は入力データをシリアルに入
力する入力端子、２は累積データをシリアルに出力する
ための出力端子でありＡｏ％Ａｎ−、はｎビットの入力
データを、ｓｏ　”５ｍ−１ハｍヒツトの累積データを
それぞれ示す。

次に動作について説明する。

まず、入力端子１からｎビットの入力データＡ。

〜Ａｎ−，がシリアルにｎビットレジスタ１０に入力さ
れる。すると、この各ビットのレジスタ１０の出力がｍ
ビット加算器１２の一方の入力端に入力される。すなわ
ち、シリアルに入力されたデータＡ。−Ａｙｌ−１は、
ｎビットパラレルにｍビット加算器１２の一方の入力端
に入力される。ここで、（ｍ−、）ビットのｍビット加
算器１２の一方の入力端には「０」が入力されているも
のとする。

また、ｍビット加算器１２の他方の入力端には、ｍビッ
トの累積データＳｏ−８ｍ−１が入力されており、この
加算器１２は入力データと累積データの累積加算を行な
う。そして、ｍビット加算器１２の出力はｍビットレジ
スタ１１に累積データとして入力される。以上の動作が
繰り返えされ、入力データの累積加算が行なわれる。な
お、この累積加算の終了後、累積データはｍビットレジ
スタ１１からシリアルに出力端子２に出力され、同時に
ｍビットレジスタ１１はＯにリセットされるものとなっ
ている。

〔発明が解決しようとする課題〕

しかし、従来の累積加算器は以上のように構成されてい
るので、累積データ数に応じた加算器が必要となり、累
積データ数が多くなると半導体集積回路の回路面積が増
大するという問題点があった。

本発明は上記のような問題点を解決するためになされた
もので、シリアルに入力されるデータを１ビット毎に累
積加算することにより、累積データ数に関係なく、回路
面積を小さくできる半導体集積回路を提供することを目
的とする。

〔課題を解決するための手段〕

本発明に係る半導体集積回路は、シリアルに入力される
データのデータレートを変換して入力データ数を累積デ
ータ数と同じにすることにより、１ビット加算器と１ビ
ットレジスタを用いて累積加算を行なうようにしたもの
である。

〔作用〕

本発明における半導体集積回路は、入力データ数と累積
データ数が同じになるように入力データのデータレート
を変換することにより、１ビット加算器とレジスタを用
いて累積加算を行なうことができ、回路面積が小さくな
る。

〔実施例〕

以下、本発明を図面に示す実施例に基づいて詳細に説明
する。

第１図は本発明の一実施例による累積加算器の基本構成
を示すブロック図である。同図において、１は入力デー
タを７リアルに入力する入力端子、２は累積データをシ
リアルに出力するための出力端子であり、３は入力デー
タのためのｎビットレジスタ、４はこのレジスタ３に蓄
えられる入力データのデータレートを変換するだめのｍ
ビットレジスタである。また、５は後述する１ビット加
算器の累積加算出力のためのｍビットレジスタ、６は前
記ｍビットレジスタ４の入力データとｍビットレジスタ
５の累積データを１ビット毎に累積加算するための１ビ
ット加算器、Ｔはこの１ビット加算器６のキャリー出力
のための１ビットレジスタである。なお、ＡＯ−Ａｎ−
１はｎビットの入力データを、ｓｏ−ｓｍ−１はｍビッ
トの累積データをそれぞれ示す。

次に、上記実施例構成の動作を説明する。ここで、説明
を簡単にするために入力データがｎビットで、累積デー
タがＮＸｎ（＝ｍ）ビットとする（ただし、Ｎ＝１．２
，３．・１」・の任意の整数）。まず、入力端子１から
ｎビットの入力データＡｏ−Ａ４１−ｘがシリアルにｎ
ビットレジスタ３に入力される。すると、この各ビット
のレジスタ３の出力がデータレートを変換するためのＮ
Ｘｎ（＝ｍ）ビットレジスタ４に入力される。すなわち
、シリアルに入力されたデータＡｏ〜Ａｎ−１はｎビッ
トパラレルにＮｘｎ（＝ｍ）ピットレジスタ４に入力さ
れる。ここで、ＮＸｎ（＝ｒｒｌ）ピットレジスタ４の
Ａｎ〜Ａｍ伺の上位（Ｎ−ｔ）ｎビットについては「０
」が入力されているものとする。

そして、ＮＸ　ｎ　（＝ｒ１１　）ピットレジスタ４は
、入力データのＮ倍のデータレートでＡｏ〜Ａｍ−、の
データをシリアルに１ビット加算器６の一方の入力端に
入力する。すなわち、ｎビットの入力データのデータレ
ートをＮ倍することにより、累積データと同じＮＸ　ｎ
　（＝ｍ　）ビットのデータ（ただし上位（Ｎ−１）ｎ
ビットは「０」が入力されている）として１ビット加算
器６に入力することができる。また、１ビット加算器６
の他方の入力端には、ＮＸ　ｎ　（−ｍ　）ビットの累
積データＳｏ〜Ｓｍ−，がシリアルに入力され、この加
算器６は、入力データと累積データの累積加算を１ビッ
ト毎に行なう。ここで１ビット加算器６のキャリー出力
は、１ビットレジスタ７に入力され、次のビットで累積
加算を行なうときに１ビット加算器６のキャリー人力と
々る。そして、１ビット加算器６の出力はＮＸｎ（＝ｍ
）ピットレジスタ５に累積データとしてシリアルに入力
される。以上の動作が繰り返えされ、入力データの累積
加算が行なわれる。

なお、この累積加算の終了後、累積データはＮＸｎ（＝
ｍ）ピットレジスタ５からシリアルに出力端子２に出力
され、同時にＮｘｎ（＝ｍ）ピットレジスタ５と１ビッ
トレジスタ７は０にリセットされることになる。

〔発明の効果〕

以上のように本発明によれば、入力データ数と累積デー
タ数が同じになるように入力データのデータレ−Ｉｆ変
換して、１ビット加算器と１ビットレジスタを用いて累
積加算を行なうようにしたので、１ビット毎に累積加算
することができ、半導体集積回路の回路面積が小さくな
る効果がある。

【図面の簡単な説明】

第１図は本発明による半導体集積回路の一実施例を示す
ブロック図、第２図は従来の累積加算器を示すブロック
図である。 １・・・・入力端子、２・・・・出力端子、３・・・＠
ｎビットレジスタ、４・・・・ｍビットレジスタ、５・
・・ｅｊｒｌビットレジスタ、６・・・・１ビット加算
器、Ｔ・・・・１ビットレジスタ、Ａｎ〜Ａロー、・０
・・入力データ、Ｓｏゝｓｍ−。 ・・・・累積データ。

Claims (1)

【特許請求の範囲】
1. シリアルに入力される入力データのデータレートを変換
   するための複数ビットのレジスタと、このレジスタに蓄
   えられる前記入力データと累積データを１ビット毎に累
   積加算する１ビット加算器と、この加算器のキャリー出
   力のための１ビットレジスタと、前記１ビット加算器の
   累積加算出力のための複数ビットのレジスタとを備えた
   ことを特徴とする半導体集積回路。