JPH0561648A - 部分乗数選択回路 - Google Patents
部分乗数選択回路Info
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- JPH0561648A JPH0561648A JP3223246A JP22324691A JPH0561648A JP H0561648 A JPH0561648 A JP H0561648A JP 3223246 A JP3223246 A JP 3223246A JP 22324691 A JP22324691 A JP 22324691A JP H0561648 A JPH0561648 A JP H0561648A
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- Japan
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- multiplier
- clock
- partial
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
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Abstract
(57)【要約】
【目的】Ｂｏｏｔｈアルゴリズムを使った乗算回路の乗
数選択回路を簡単化し、ＬＳＩ上のレイアウト面積を削
減する。 【構成】乗数レジスタ１０１，乗算開始信号１０２，ラ
ッチ１０３〜１０５，クロックトインバータ１０６〜１
２５，Ｂｏｏｔｈデコーダ１２６，部分乗数バス１３０
から構成される。１クロックのパルスを乗算開始信号１
０２として与え、その信号をラッチ１０３〜１０５を使
って自走させることにより乗数レジスタ１０１の逐次選
択を行う。
数選択回路を簡単化し、ＬＳＩ上のレイアウト面積を削
減する。 【構成】乗数レジスタ１０１，乗算開始信号１０２，ラ
ッチ１０３〜１０５，クロックトインバータ１０６〜１
２５，Ｂｏｏｔｈデコーダ１２６，部分乗数バス１３０
から構成される。１クロックのパルスを乗算開始信号１
０２として与え、その信号をラッチ１０３〜１０５を使
って自走させることにより乗数レジスタ１０１の逐次選
択を行う。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に乗算回路に関する。
特に乗算回路に関する。
【０００２】
【従来の技術】Ｂｏｏｔｈのアルゴリズムを使った乗算
器を構成する場合、ハードウェアを節約するために乗数
をいくつかに分割してそれらを順に選択し、複数の部分
積を類算する方法がしばしば用いられる。
器を構成する場合、ハードウェアを節約するために乗数
をいくつかに分割してそれらを順に選択し、複数の部分
積を類算する方法がしばしば用いられる。
【０００３】この乗数の分割と選択に従来はマルチプレ
クサを用い、選択信号をシーケンサで順にアクティブに
することによって乗算を行なっていた。
クサを用い、選択信号をシーケンサで順にアクティブに
することによって乗算を行なっていた。
【０００４】図３にマルチプレクサを使った乗数の分割
／選択回路の例を示す。
／選択回路の例を示す。
【０００５】この例では、１６ビットの乗数を４分割
し、５ビット幅の部分乗数データを４ケ所から選択する
場合を示している。
し、５ビット幅の部分乗数データを４ケ所から選択する
場合を示している。
【０００６】なお、Ｂｏｏｔｈのアルゴリズムでは分割
された部分乗数は１ビットずつ重複している必要がある
ため、部分乗数の幅は４ビットではなく、５ビットとな
っている。
された部分乗数は１ビットずつ重複している必要がある
ため、部分乗数の幅は４ビットではなく、５ビットとな
っている。
【０００７】３０１は１６ビットの乗数レジスタで、最
も右側に格納されているビットをｂｉｔ０、最も左側に
格納されているビットをｂｉｔ１５とする。３０２はシ
ーケンサ、３０３は乗算開始信号、３０４は乗数レジス
タのｂｉｔ１５からｂｉｔ１１までを選択する選択信
号、３０５は３０４の反転信号、３０６は乗数レジスタ
のｂｉｔ１１からｂｉｔ７までを選択する選択信号、３
０７は３０６の反転信号、３０８は乗数レジスタのｂｉ
ｔ７からｂｉｔ３までを選択する選択信号、３０９は３
０８の反転信号、３１０は乗数レジスタのｂｉｔ３から
ｂｉｔ０までと、固定値０を選択する選択信号、３１１
は３１０の反転信号、３１２は乗数レジスタのｂｉｔ１
５，ｂｉｔ１１，ｂｉｔ７，ｂｉｔ３のうちいずれか１
つを選択するマルチプレクサ、３１３は乗数レジスタの
ｂｉｔ１４，ｂｉｔ１０，ｂｉｔ６，ｂｉｔ２のうちの
いずれかを１つを選択するマルチプレクサ、３１４は乗
数レジスタのｂｉｔ１３，ｂｉｔ９，ｂｉｔ５，ｂｉｔ
１のうちいずれか１つを選択するマルチプレクサ、３１
５は乗数レジスタのｂｉｔ１２，ｂｉｔ８，ｂｉｔ４，
ｂｉｔ０のうちのいずれか１つを選択するマルチプレク
サ、３１６は乗数レジスタのｂｉｔ１１，ｂｉｔ７，ｂ
ｉｔ３，固定値０のうちのいずれか１つを選択するマル
チプレクサ、３１７は部分乗数を受け取るＢｏｏｔｈデ
コーダ、３１８はマルチプレクサ３１６に固定値０を与
えるための接地、３１９はシーケンサを動かすためのク
ロック信号である。
も右側に格納されているビットをｂｉｔ０、最も左側に
格納されているビットをｂｉｔ１５とする。３０２はシ
ーケンサ、３０３は乗算開始信号、３０４は乗数レジス
タのｂｉｔ１５からｂｉｔ１１までを選択する選択信
号、３０５は３０４の反転信号、３０６は乗数レジスタ
のｂｉｔ１１からｂｉｔ７までを選択する選択信号、３
０７は３０６の反転信号、３０８は乗数レジスタのｂｉ
ｔ７からｂｉｔ３までを選択する選択信号、３０９は３
０８の反転信号、３１０は乗数レジスタのｂｉｔ３から
ｂｉｔ０までと、固定値０を選択する選択信号、３１１
は３１０の反転信号、３１２は乗数レジスタのｂｉｔ１
５，ｂｉｔ１１，ｂｉｔ７，ｂｉｔ３のうちいずれか１
つを選択するマルチプレクサ、３１３は乗数レジスタの
ｂｉｔ１４，ｂｉｔ１０，ｂｉｔ６，ｂｉｔ２のうちの
いずれかを１つを選択するマルチプレクサ、３１４は乗
数レジスタのｂｉｔ１３，ｂｉｔ９，ｂｉｔ５，ｂｉｔ
１のうちいずれか１つを選択するマルチプレクサ、３１
５は乗数レジスタのｂｉｔ１２，ｂｉｔ８，ｂｉｔ４，
ｂｉｔ０のうちのいずれか１つを選択するマルチプレク
サ、３１６は乗数レジスタのｂｉｔ１１，ｂｉｔ７，ｂ
ｉｔ３，固定値０のうちのいずれか１つを選択するマル
チプレクサ、３１７は部分乗数を受け取るＢｏｏｔｈデ
コーダ、３１８はマルチプレクサ３１６に固定値０を与
えるための接地、３１９はシーケンサを動かすためのク
ロック信号である。
【０００８】図３の乗数分割／選択回路の動作を図４の
タイミングチャートを使って説明する。
タイミングチャートを使って説明する。
【０００９】まず、乗数を乗数レジスタ３０１に格納し
たのち、１クロック幅の乗算開始信号３０３をシーケン
サ３０２に与える（図４の４０１）。
たのち、１クロック幅の乗算開始信号３０３をシーケン
サ３０２に与える（図４の４０１）。
【００１０】この乗算開始信号３０３に同期して選択信
号３０４と３０５がシーケンサにより発行される（４０
２）。他の選択信号３０６〜３１１はアクティブになら
ず、この選択信号３０４だけが１クロック間アクティブ
になることにより、マルチプレクサ３１２の中ではｂｉ
ｔ１５用のクロックトインバータだけが活性化され、乗
数レジスタ３０１のｂｉｔ１５の反転値がＢｏｏｔｈデ
コーダに入力される。
号３０４と３０５がシーケンサにより発行される（４０
２）。他の選択信号３０６〜３１１はアクティブになら
ず、この選択信号３０４だけが１クロック間アクティブ
になることにより、マルチプレクサ３１２の中ではｂｉ
ｔ１５用のクロックトインバータだけが活性化され、乗
数レジスタ３０１のｂｉｔ１５の反転値がＢｏｏｔｈデ
コーダに入力される。
【００１１】同様にマルチプレクサ３１３〜３１６か
ら、それぞれ乗数レジスタ３０１のｂｉｔ１４，ｂｉｔ
１３，ｂｉｔ１２，ｂｉｔ１１の反転値がＢｏｏｔｈデ
コーダに入力される（４０３）。
ら、それぞれ乗数レジスタ３０１のｂｉｔ１４，ｂｉｔ
１３，ｂｉｔ１２，ｂｉｔ１１の反転値がＢｏｏｔｈデ
コーダに入力される（４０３）。
【００１２】シーケンサ３０２により次のクロックでは
選択信号３０４と３０５はインアクティブになり、選択
信号３０６と３０７がアクティブになる（４０４）。こ
の選択信号により、マルチプレクサ３１２〜３１６か
ら、それぞれ乗数レジスタ３０１のｂｉｔ１１，ｂｉｔ
１０，ｂｉｔ９，ｂｉｔ８，ｂｉｔ７の反転値がＢｏｏ
ｔｈデコーダに入力される（４０５）。
選択信号３０４と３０５はインアクティブになり、選択
信号３０６と３０７がアクティブになる（４０４）。こ
の選択信号により、マルチプレクサ３１２〜３１６か
ら、それぞれ乗数レジスタ３０１のｂｉｔ１１，ｂｉｔ
１０，ｂｉｔ９，ｂｉｔ８，ｂｉｔ７の反転値がＢｏｏ
ｔｈデコーダに入力される（４０５）。
【００１３】以下、同様に、シーケンサ３０３により１
クロックずつずらされて選択信号３０８と３０９，３１
０と３１１が発行され、Ｂｏｏｔｈデコーダには乗数レ
ジスタのｂｉｔ７〜ｂｉｔ３，ｂｉｔ３〜ｂｉｔ０の反
転値が順にＢｏｏｔｈデコーダに入力される（４０６，
４０７）。なお、最後にＢｏｏｔｈデコーダに入力され
る５ビットの最下位ビットはＢｏｏｔｈアルゴリズムに
よりゼロ固定にしなければならないため、実際に乗数レ
ジスタ３０１から選択されるのはｂｉｔ３〜ｂｉｔ０の
４ビットとなっている。
クロックずつずらされて選択信号３０８と３０９，３１
０と３１１が発行され、Ｂｏｏｔｈデコーダには乗数レ
ジスタのｂｉｔ７〜ｂｉｔ３，ｂｉｔ３〜ｂｉｔ０の反
転値が順にＢｏｏｔｈデコーダに入力される（４０６，
４０７）。なお、最後にＢｏｏｔｈデコーダに入力され
る５ビットの最下位ビットはＢｏｏｔｈアルゴリズムに
よりゼロ固定にしなければならないため、実際に乗数レ
ジスタ３０１から選択されるのはｂｉｔ３〜ｂｉｔ０の
４ビットとなっている。
【００１４】
【発明が解決しようとする課題】従来の乗算器は部分乗
数の分割と選択にマルチプレクサを使用していたため、
任意の部分積を選択するためのシーケンサや複数の選択
信号線を必要とし、ハードウェアが増加してしまう欠点
があった。また、ＬＳＩ上に実現する場合には乗数レジ
スタからマルチプレクサへの配線が複雑になり、レイア
ウト面積が大きくなってしまう欠点があった。
数の分割と選択にマルチプレクサを使用していたため、
任意の部分積を選択するためのシーケンサや複数の選択
信号線を必要とし、ハードウェアが増加してしまう欠点
があった。また、ＬＳＩ上に実現する場合には乗数レジ
スタからマルチプレクサへの配線が複雑になり、レイア
ウト面積が大きくなってしまう欠点があった。
【００１５】
【課題を解決するための手段】本発明の部分乗数選択回
路は、クロック信号とｍ組に分割されるべき乗数レジス
タと、前記クロック信号により入力信号を１クロック間
遅延させて出力するｍ−１個のラッチ手段と、前記ｍ−
１個のラッチ手段によりｍ区間に分割された選択信号
と、前記選択信号の各区間の信号により制御されるｍ組
の選択手段と、前記ｍ組の選択手段の出力を受けるバス
を有する。
路は、クロック信号とｍ組に分割されるべき乗数レジス
タと、前記クロック信号により入力信号を１クロック間
遅延させて出力するｍ−１個のラッチ手段と、前記ｍ−
１個のラッチ手段によりｍ区間に分割された選択信号
と、前記選択信号の各区間の信号により制御されるｍ組
の選択手段と、前記ｍ組の選択手段の出力を受けるバス
を有する。
【００１６】すなわち、従来の乗算器はシーケンサによ
って選択信号をそれぞれ個別に発生させ、マルチプレク
サを使って部分乗数の選択を行なっていたのに対し、本
発明は複数のラッチで分割された選択信号線を使って選
択信号自体を自走させて部分乗数の選択を行なってお
り、これにより、ハードウェアの簡単化と配線の単純化
を実現している。
って選択信号をそれぞれ個別に発生させ、マルチプレク
サを使って部分乗数の選択を行なっていたのに対し、本
発明は複数のラッチで分割された選択信号線を使って選
択信号自体を自走させて部分乗数の選択を行なってお
り、これにより、ハードウェアの簡単化と配線の単純化
を実現している。
【００１７】
【実施例】以下、図面を参照しながら本発明の詳細を述
べる。
べる。
【００１８】図１（ａ）に本発明の部分乗数選択回路の
一実施例を示す。この例では、
一実施例を示す。この例では、
【従来の技術】に示した例と同様、１６ビットの乗数を
４分割し、５ビット幅の部分乗数データを４ケ所から選
択する場合を示している。
４分割し、５ビット幅の部分乗数データを４ケ所から選
択する場合を示している。
【００１９】１０１は１６ビットの乗数レジスタで、最
も左側に格納されているビットをｂｉｔ０、最も右側に
格納されているビットをｂｉｔ１５とする。１０２は乗
算開始信号，１０３，１０４，１０５は入力信号を１ク
ロック後に出力するラッチであり、初期状態はゼロ出力
とする。１０６，１０７，１０８，１０９，１１０，１
１１，１１２，１１３，１１４，１１５，１１６，１１
７，１１８，１１９，１２０，１２１，１２２，１２
３，１２４，１２５はクロックトインバータ，１２６は
部分乗数を受け取るＢｏｏｔｈデコーダ，１２７はクロ
ックトインバータ１２５に固定値０を与えるための接
地，１２８はラッチに使用する第１クロック信号，１２
９はラッチに使用する第２クロック信号であり、第１ク
ロック信号１２８とは非重複とする。１３０はＢｏｏｔ
ｈデコーダに入力するための部分乗数バスである。
も左側に格納されているビットをｂｉｔ０、最も右側に
格納されているビットをｂｉｔ１５とする。１０２は乗
算開始信号，１０３，１０４，１０５は入力信号を１ク
ロック後に出力するラッチであり、初期状態はゼロ出力
とする。１０６，１０７，１０８，１０９，１１０，１
１１，１１２，１１３，１１４，１１５，１１６，１１
７，１１８，１１９，１２０，１２１，１２２，１２
３，１２４，１２５はクロックトインバータ，１２６は
部分乗数を受け取るＢｏｏｔｈデコーダ，１２７はクロ
ックトインバータ１２５に固定値０を与えるための接
地，１２８はラッチに使用する第１クロック信号，１２
９はラッチに使用する第２クロック信号であり、第１ク
ロック信号１２８とは非重複とする。１３０はＢｏｏｔ
ｈデコーダに入力するための部分乗数バスである。
【００２０】ラッチ１０３，１０４，１０５の構成例を
図１（ｂ）に示す。本実施例では２相クロック制御の回
路を例示するため、クロックトインバータを使ったダイ
ナミックラッチを２段使ったラッチを示した。
図１（ｂ）に示す。本実施例では２相クロック制御の回
路を例示するため、クロックトインバータを使ったダイ
ナミックラッチを２段使ったラッチを示した。
【００２１】図１（ａ）のラッチ１０３，１０４，１０
５は乗算開始信号とその反転信号に使用するため、図１
（ｂ）のラッチを２つずつ使用する。
５は乗算開始信号とその反転信号に使用するため、図１
（ｂ）のラッチを２つずつ使用する。
【００２２】図１（ａ）の乗数分割／選択回路の動作を
図２のタイミングチャートを使って説明する。
図２のタイミングチャートを使って説明する。
【００２３】まず、乗数を乗数レジスタ１０１に格納し
たのち、１クロック幅の乗算開始信号１０２を与える
（図２の２０１）。
たのち、１クロック幅の乗算開始信号１０２を与える
（図２の２０１）。
【００２４】この乗算開始信号１０２はそのまま乗数レ
ジスタの選択信号になり、クロックトインバータ１０６
〜１１０を活性化させて乗数レジスタのｂｉｔ１５〜ｂ
ｉｔ１１の反転値を５ビット幅の部分乗数バス１３０に
乗せる。他のクロックトインバータ１１１〜１２５はラ
ッチ１０３，１０４，１０５が初期状態のゼロ出力であ
るため、活性化されず、部分乗数バス１３０にｂｉｔ１
５〜ｂｉｔ１１以外のデータがぶつかることはない。
ジスタの選択信号になり、クロックトインバータ１０６
〜１１０を活性化させて乗数レジスタのｂｉｔ１５〜ｂ
ｉｔ１１の反転値を５ビット幅の部分乗数バス１３０に
乗せる。他のクロックトインバータ１１１〜１２５はラ
ッチ１０３，１０４，１０５が初期状態のゼロ出力であ
るため、活性化されず、部分乗数バス１３０にｂｉｔ１
５〜ｂｉｔ１１以外のデータがぶつかることはない。
【００２５】Ｂｏｏｔｈデコーダは部分乗数バス１３０
から乗数レジスタのｂｉｔ１５〜ｂｉｔ１１の反転値を
入力する（２０２）。
から乗数レジスタのｂｉｔ１５〜ｂｉｔ１１の反転値を
入力する（２０２）。
【００２６】次のクロックではラッチ１０３の出力がア
クティブになり（２０３）、クロックトインバータ１１
１〜１１５を活性化させて乗数レジスタのｂｉｔ１１〜
ｂｉｔ７の反転値を５ビット幅の部分乗数バス１３０に
乗せる。クロックトインバータ１１６〜１２５はラッチ
１０４，１０５が初期状態のゼロ出力であるため、活性
化されない。また、クロックトインバータ１０６〜１１
０は乗算開始信号が１クロックでインアクティブに戻っ
たため、これも活性化されない。よって部分乗数バス１
３０にｂｉｔ１１〜ｂｉｔ７以外のデータがぶつかるこ
とはない。
クティブになり（２０３）、クロックトインバータ１１
１〜１１５を活性化させて乗数レジスタのｂｉｔ１１〜
ｂｉｔ７の反転値を５ビット幅の部分乗数バス１３０に
乗せる。クロックトインバータ１１６〜１２５はラッチ
１０４，１０５が初期状態のゼロ出力であるため、活性
化されない。また、クロックトインバータ１０６〜１１
０は乗算開始信号が１クロックでインアクティブに戻っ
たため、これも活性化されない。よって部分乗数バス１
３０にｂｉｔ１１〜ｂｉｔ７以外のデータがぶつかるこ
とはない。
【００２７】Ｂｏｏｔｎデコーダは部分乗数バス１３０
から乗数レジスタのｂｉｔ１１〜ｂｉｔ７の反転値を入
力する（２０４）。
から乗数レジスタのｂｉｔ１１〜ｂｉｔ７の反転値を入
力する（２０４）。
【００２８】以下、同様に、ラッチ１０４とラッチ１０
５により１クロックずつずらされてクロックトインバー
タ１１６〜１２０とクロックトインバータ１２１〜１２
５が活性化され、部分乗数バス１３０には乗数レジスタ
のｂｉｔ７〜ｂｉｔ３，ｂｉｔ３〜ｂｉｔ０の反転値が
順に乗って、それぞれＢｏｏｔｈデコーダに入力される
（２０５，２０６）。なお、最後にＢｏｏｔｈデコーダ
に入力される５ビットの最下位ビットはＢｏｏｔｈアル
ゴリズムによりゼロ固定にしなければならないため、実
際に乗数レジスタ３０１から選択されるのはｂｉｔ３〜
ｂｉｔ０の４ビットとなっている。
５により１クロックずつずらされてクロックトインバー
タ１１６〜１２０とクロックトインバータ１２１〜１２
５が活性化され、部分乗数バス１３０には乗数レジスタ
のｂｉｔ７〜ｂｉｔ３，ｂｉｔ３〜ｂｉｔ０の反転値が
順に乗って、それぞれＢｏｏｔｈデコーダに入力される
（２０５，２０６）。なお、最後にＢｏｏｔｈデコーダ
に入力される５ビットの最下位ビットはＢｏｏｔｈアル
ゴリズムによりゼロ固定にしなければならないため、実
際に乗数レジスタ３０１から選択されるのはｂｉｔ３〜
ｂｉｔ０の４ビットとなっている。
【００２９】以上のように、Ｂｏｏｔｈデコーダには各
部分乗数が上位から順番に、１クロックごとに入力され
る。
部分乗数が上位から順番に、１クロックごとに入力され
る。
【００３０】このあとの乗算処理は一般的なものであ
り、また本特許の請求範囲以外となるため、説明を省略
する。
り、また本特許の請求範囲以外となるため、説明を省略
する。
【００３１】
【発明の効果】本発明を用いることにより、従来シーケ
ンサとマルチプレクサで構成されていた回路と同等の動
作をする回路がより少ないハードウェアで実現できる。
また、乗算器をＬＳＩ上に実現する場合には配線領域の
面積を大幅に縮小することができる。
ンサとマルチプレクサで構成されていた回路と同等の動
作をする回路がより少ないハードウェアで実現できる。
また、乗算器をＬＳＩ上に実現する場合には配線領域の
面積を大幅に縮小することができる。
【図１】本発明の部分乗数選択回路の一実施例を示し、
（ａ）はそのブロック図、（ｂ）は１クロックラッチの
回路図である。
（ａ）はそのブロック図、（ｂ）は１クロックラッチの
回路図である。
【図２】図１の部分乗数選択回路のタミングチャートで
ある。
ある。
【図３】従来の部分乗数選択回路である。
【図４】図３の部分乗数選択回路のタイミングチャート
である。
である。
Claims (1)
- 【請求項１】 クロック信号と、ｎ組に分割されて選択
されるべき乗数レジスタと、前記クロック信号により入
力信号を１クロック間遅延させて出力するｎ−１個のラ
ッチ手段と、前記ｎ−１個のラッチ手段によりｎ区間に
分割された選択信号と、前記選択信号の各区間の信号に
より制御されるｎ組の選択手段と、前記ｎ組の選択手段
の出力を受けるバスとを有し、前記乗数レジスタをｎ組
に分割して前記選択手段に入力し、１クロックのパルス
を前記選択信号として入力することにより、前記ｎ組の
選択手段が１クロックずつ順に選択され、前記乗数レジ
スタの内容がｎ組に分割されて順に前記バスに出力され
ることを特徴とする部分乗数選択回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223246A JP2838924B2 (ja) | 1991-09-04 | 1991-09-04 | 部分乗数選択回路 |
| US07/940,318 US5337268A (en) | 1991-09-04 | 1992-09-03 | Partial multiplier selector for multiplication circuit |
| EP92115195A EP0535395B1 (en) | 1991-09-04 | 1992-09-04 | Partial multiplier selector for multiplication circuit |
| KR1019920016084A KR950000388B1 (ko) | 1991-09-04 | 1992-09-04 | 승산 회로의 부분 승수 선택 회로 |
| DE69227744T DE69227744T2 (de) | 1991-09-04 | 1992-09-04 | Teilmultiplikatorselektor für Multiplikationsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223246A JP2838924B2 (ja) | 1991-09-04 | 1991-09-04 | 部分乗数選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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