JPH06216730A - クロック信号調整可能な集積回路とクロック信号の所望の位相生成方法 - Google Patents
クロック信号調整可能な集積回路とクロック信号の所望の位相生成方法Info
- Publication number
- JPH06216730A JPH06216730A JP5297615A JP29761593A JPH06216730A JP H06216730 A JPH06216730 A JP H06216730A JP 5297615 A JP5297615 A JP 5297615A JP 29761593 A JP29761593 A JP 29761593A JP H06216730 A JPH06216730 A JP H06216730A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- oscillator
- circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00241—Layout of the delay element using circuits having two logic levels using shift registers
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Microcomputers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 遅延ラインを使用せずに、クロック信号調整
可能な集積回路とクロック信号の所望の位相生成方法を
提供すること。 【構成】 本発明の集積回路は、発振器クロック信号の
複数の位相を生成する発振器１８を有する。発振器クロ
ックの各位相は、複数のリングシフトレジスタ３０，３
２，３４，３６のそれぞれの１つを制御する。このリン
グシフトレジスタの各段の出力は、所望クロック信号の
位相であり、この所望のクロック位相の１つを多重化装
置の出力として選択的に提供する多重化装置３８への入
力でもある。本発明の他の実施例においては、このリン
グシフトレジスタは所望の周波数の倍数で、所望のクロ
ック信号の位相の半分を生成する。この多重化装置の出
力は、二分割回路をクロック制御して、その後に別のレ
ベルの多重化装置４６，４８，５０，５２が配置され
て、その位相の他の半分を生成し、所望の周波数に分割
する。
可能な集積回路とクロック信号の所望の位相生成方法を
提供すること。 【構成】 本発明の集積回路は、発振器クロック信号の
複数の位相を生成する発振器１８を有する。発振器クロ
ックの各位相は、複数のリングシフトレジスタ３０，３
２，３４，３６のそれぞれの１つを制御する。このリン
グシフトレジスタの各段の出力は、所望クロック信号の
位相であり、この所望のクロック位相の１つを多重化装
置の出力として選択的に提供する多重化装置３８への入
力でもある。本発明の他の実施例においては、このリン
グシフトレジスタは所望の周波数の倍数で、所望のクロ
ック信号の位相の半分を生成する。この多重化装置の出
力は、二分割回路をクロック制御して、その後に別のレ
ベルの多重化装置４６，４８，５０，５２が配置され
て、その位相の他の半分を生成し、所望の周波数に分割
する。
Description
【０００１】
【産業上の利用分野】本発明は、クロックスキュウを制
御する集積回路に関し、特にプログラム可能なクロック
スキュウ調整回路を有する集積回路に関する。
御する集積回路に関し、特にプログラム可能なクロック
スキュウ調整回路を有する集積回路に関する。
【０００２】
【従来の技術】マイクロプロセッサ系のシステムを有す
る集積回路が動作するクロック周波数が増加するにつれ
て、クロック信号の基板への伝搬遅延を許容可能な時間
が減少するので、クロック期間は減少する。高周波クロ
ック信号は、低周波クリスタルを入力基準クロック信号
として用いて、クロック生成回路により生成されてい
る。このクロック生成回路は、周波数合成器を用いて、
高周波クロック信号出力を生成している。この高周波ク
ロック信号は、回路基板上を通過して、キャッシュ、制
御装置、プロセッサ、ＲＡＭのような素子に分配され
る。クロック信号は、これらの素子に正確に制御された
時間に到着するのが好ましい（同時であるか否かは問わ
ず）。このクロック信号を受信する素子は、クロック生
成回路から様々な場所に配置されている。その結果、ク
ロック信号が伝搬する距離が異なることになる。伝搬遅
延に起因する様々な素子におけるクロック信号の到着時
間の差は、クロックスキュウと称し、基板上の素子の配
置により、減少することはできるが、完全になくすこと
はできない。さらに、できるだけたくさんの素子が限ら
れた領域内に効率よくパッケージするのが好ましく、ク
ロック信号の伝搬遅延に関する関心は様々な方法で論じ
られている。
る集積回路が動作するクロック周波数が増加するにつれ
て、クロック信号の基板への伝搬遅延を許容可能な時間
が減少するので、クロック期間は減少する。高周波クロ
ック信号は、低周波クリスタルを入力基準クロック信号
として用いて、クロック生成回路により生成されてい
る。このクロック生成回路は、周波数合成器を用いて、
高周波クロック信号出力を生成している。この高周波ク
ロック信号は、回路基板上を通過して、キャッシュ、制
御装置、プロセッサ、ＲＡＭのような素子に分配され
る。クロック信号は、これらの素子に正確に制御された
時間に到着するのが好ましい（同時であるか否かは問わ
ず）。このクロック信号を受信する素子は、クロック生
成回路から様々な場所に配置されている。その結果、ク
ロック信号が伝搬する距離が異なることになる。伝搬遅
延に起因する様々な素子におけるクロック信号の到着時
間の差は、クロックスキュウと称し、基板上の素子の配
置により、減少することはできるが、完全になくすこと
はできない。さらに、できるだけたくさんの素子が限ら
れた領域内に効率よくパッケージするのが好ましく、ク
ロック信号の伝搬遅延に関する関心は様々な方法で論じ
られている。
【０００３】このクロック伝搬遅延に対する１つの解決
方法は、高周波でクロック制御される遅延ラインを形成
することである。この遅延ラインの出力は、適切な遅延
を得るために、伝搬するのが好ましい遅延要素の数でも
って切り替えられる。別の方法は、この切り替えられた
出力を所望の周波数に分割することである。
方法は、高周波でクロック制御される遅延ラインを形成
することである。この遅延ラインの出力は、適切な遅延
を得るために、伝搬するのが好ましい遅延要素の数でも
って切り替えられる。別の方法は、この切り替えられた
出力を所望の周波数に分割することである。
【０００４】米国特許第５１２６６９１号は、遅延ライ
ンが高周波でもってクロック制御されるような上記と同
様な方法が開示している。この遅延における各段の出力
は、多重化回路に接続され、この多重化回路は遅延段の
出力、あるいは、反転出力として提供する。この多重化
装置の出力は、所望の周波数に分割される。
ンが高周波でもってクロック制御されるような上記と同
様な方法が開示している。この遅延における各段の出力
は、多重化回路に接続され、この多重化回路は遅延段の
出力、あるいは、反転出力として提供する。この多重化
装置の出力は、所望の周波数に分割される。
【０００５】遅延ラインカウンタシステムの遅延ライン
カウンタは、この遅延ラインの各段における遅延は、前
の段のすべてに依存している為、伝搬遅延について本来
的に非対称であるという欠点がある。カウント数が増加
すると、より低いカウント数の遅延に比較して、遅延の
変動は大きくなる傾向がある。さらに調整の増分は、カ
ウンタにより分割されるように、各段の遅延の倍数に制
限される。この遅延は周波数に依存するのではなく、遅
延ラインを介して伝搬する入力に対する必要な時間の量
に依存する。
カウンタは、この遅延ラインの各段における遅延は、前
の段のすべてに依存している為、伝搬遅延について本来
的に非対称であるという欠点がある。カウント数が増加
すると、より低いカウント数の遅延に比較して、遅延の
変動は大きくなる傾向がある。さらに調整の増分は、カ
ウンタにより分割されるように、各段の遅延の倍数に制
限される。この遅延は周波数に依存するのではなく、遅
延ラインを介して伝搬する入力に対する必要な時間の量
に依存する。
【０００６】
【発明が解決しようとする課題】本発明の目的は、遅延
ラインを使用せずに、クロック信号調整可能な集積回路
とクロック信号の所望の位相生成方法を提供することで
ある。
ラインを使用せずに、クロック信号調整可能な集積回路
とクロック信号の所望の位相生成方法を提供することで
ある。
【０００７】
【課題を解決するための手段】本発明の一実施例によれ
ば、集積回路は、発振器クロック信号の複数の位相を生
成する発振器１８を有する。発振器クロックの各位相
は、複数のリングシフトレジスタ３０，３２，３４，３
６のそれぞれの１つを制御する。このリングシフトレジ
スタの各段の出力は、所望クロック信号の位相であり、
この所望のクロック位相の１つを多重化装置の出力とし
て選択的に提供する多重化装置３８への入力でもある。
本発明の他の実施例においては、このリングシフトレジ
スタは所望の周波数の倍数で、所望のクロック信号の位
相の半分を生成する。この多重化装置の出力は、二分割
回路をクロック制御して、その後に別のレベルの多重化
装置４６，４８，５０，５２が配置されて、その位相の
他の半分を生成し、所望の周波数に分割する。
ば、集積回路は、発振器クロック信号の複数の位相を生
成する発振器１８を有する。発振器クロックの各位相
は、複数のリングシフトレジスタ３０，３２，３４，３
６のそれぞれの１つを制御する。このリングシフトレジ
スタの各段の出力は、所望クロック信号の位相であり、
この所望のクロック位相の１つを多重化装置の出力とし
て選択的に提供する多重化装置３８への入力でもある。
本発明の他の実施例においては、このリングシフトレジ
スタは所望の周波数の倍数で、所望のクロック信号の位
相の半分を生成する。この多重化装置の出力は、二分割
回路をクロック制御して、その後に別のレベルの多重化
装置４６，４８，５０，５２が配置されて、その位相の
他の半分を生成し、所望の周波数に分割する。
【０００８】
【実施例】図１に、本発明の周波数合成器位相ロックル
ープクロック生成回路１０が図示されている。この周波
数合成器位相ロックループクロック生成回路１０は、周
波数ＦＩＮの基準クロック信号ＣＬＫＩＮを入力として
受信し、周波数ＦＯＵＴの発振器クロック信号ＣＬＫＯ
ＵＴをその出力として生成する。発振器クロック信号Ｃ
ＬＫＯＵＴの周波数は、ＦＩＮよりも高く、パラメータ
ＭとＮをセットすることによりプログラム可能である。
この基準クロック信号ＣＬＫＩＮは、Ｎ分割器（divide
d by N counter）１２の入力に接続される。このＮ分割
器１２の出力は、位相検知装置１４の第１入力に接続さ
れる。位相検知装置１４の出力は、発振器制御回路１６
の入力に接続される。この発振器制御回路１６の出力
は、発振器１８の入力に接続される。この発振器１８の
出力は、発振器クロック信号である。この発振器クロッ
ク信号の周波数は、使用者によって選択された所望の
（プログラムされた）クロック信号の周波数のＨ倍であ
る。この発振器の出力は、Ｈ分割器２０のクロック入力
に接続される。このＨ分割器２０の出力は所望のクロッ
ク信号と同一の周波数で出力する。Ｈ分割器２０の出力
は、Ｍ分割器２２のクロック入力に接続される。このＭ
分割器２２の出力は、位相検知装置１４の第２入力に接
続される。ＣＬＫＯＵＴの周波数は、ＣＬＫＩＮの周波
数の（Ｈ×Ｍ）／Ｎ倍である。ここで、ＭとＮは使用者
が定義した変数で、Ｈは、発振器クロック信号周波数の
使用者により選択された所望クロック信号の周波数の倍
数である。この所望クロック信号は、クロックスキュウ
調整回路を有する本発明の集積回路が搭載される回路基
板上のクロック素子に分配される。
ープクロック生成回路１０が図示されている。この周波
数合成器位相ロックループクロック生成回路１０は、周
波数ＦＩＮの基準クロック信号ＣＬＫＩＮを入力として
受信し、周波数ＦＯＵＴの発振器クロック信号ＣＬＫＯ
ＵＴをその出力として生成する。発振器クロック信号Ｃ
ＬＫＯＵＴの周波数は、ＦＩＮよりも高く、パラメータ
ＭとＮをセットすることによりプログラム可能である。
この基準クロック信号ＣＬＫＩＮは、Ｎ分割器（divide
d by N counter）１２の入力に接続される。このＮ分割
器１２の出力は、位相検知装置１４の第１入力に接続さ
れる。位相検知装置１４の出力は、発振器制御回路１６
の入力に接続される。この発振器制御回路１６の出力
は、発振器１８の入力に接続される。この発振器１８の
出力は、発振器クロック信号である。この発振器クロッ
ク信号の周波数は、使用者によって選択された所望の
（プログラムされた）クロック信号の周波数のＨ倍であ
る。この発振器の出力は、Ｈ分割器２０のクロック入力
に接続される。このＨ分割器２０の出力は所望のクロッ
ク信号と同一の周波数で出力する。Ｈ分割器２０の出力
は、Ｍ分割器２２のクロック入力に接続される。このＭ
分割器２２の出力は、位相検知装置１４の第２入力に接
続される。ＣＬＫＯＵＴの周波数は、ＣＬＫＩＮの周波
数の（Ｈ×Ｍ）／Ｎ倍である。ここで、ＭとＮは使用者
が定義した変数で、Ｈは、発振器クロック信号周波数の
使用者により選択された所望クロック信号の周波数の倍
数である。この所望クロック信号は、クロックスキュウ
調整回路を有する本発明の集積回路が搭載される回路基
板上のクロック素子に分配される。
【０００９】図２は、プログラム可能クロックスキュウ
調整回路２４のブロック図である。発振器１８は、複数
の段の発振器からなるように図示され、各段２６ａ−ｄ
は、ほぼ同一構成である。この発振器の周波数は電圧制
御または電流制御されている。出力は発振器１８の段２
６ａ−ｄの選択された１つによりタップオフされて、発
振器クロック信号の複数の位相を生成する。この生成さ
れた発振器クロック位相の数は、発振器の構成および生
成されるべき所望のクロック位相の増分サイズの数に依
存する。４段の発振器が図示されているが、それらは方
形の発振器クロック位相ＣＬＫ１、ＣＬＫ２、ＣＬＫ
３、ＣＬＫ４を生成する。この発振器クロック位相を図
３に示す。
調整回路２４のブロック図である。発振器１８は、複数
の段の発振器からなるように図示され、各段２６ａ−ｄ
は、ほぼ同一構成である。この発振器の周波数は電圧制
御または電流制御されている。出力は発振器１８の段２
６ａ−ｄの選択された１つによりタップオフされて、発
振器クロック信号の複数の位相を生成する。この生成さ
れた発振器クロック位相の数は、発振器の構成および生
成されるべき所望のクロック位相の増分サイズの数に依
存する。４段の発振器が図示されているが、それらは方
形の発振器クロック位相ＣＬＫ１、ＣＬＫ２、ＣＬＫ
３、ＣＬＫ４を生成する。この発振器クロック位相を図
３に示す。
【００１０】各発振器の段２６ａ−ｄの出力は、クロッ
ク信号として方形発振器クロック位相を複数のリングシ
フトレジスタ３０、３２、３４、３６の各々に提供す
る。段２６ｄの出力ＣＬＫ１は、リングシフトレジスタ
３０のクロック信号であり、段２６ａの出力ＣＬＫ２
は、リングシフトレジスタ３２のクロック信号である。
同様に、段２６ｂと２６ｃの出力は、それぞれＣＬＫ３
とＣＬＫ４であるが、それぞれリングシフトレジスタ３
４と３６のクロック信号である。
ク信号として方形発振器クロック位相を複数のリングシ
フトレジスタ３０、３２、３４、３６の各々に提供す
る。段２６ｄの出力ＣＬＫ１は、リングシフトレジスタ
３０のクロック信号であり、段２６ａの出力ＣＬＫ２
は、リングシフトレジスタ３２のクロック信号である。
同様に、段２６ｂと２６ｃの出力は、それぞれＣＬＫ３
とＣＬＫ４であるが、それぞれリングシフトレジスタ３
４と３６のクロック信号である。
【００１１】リングシフトレジスタ３０、３２、３４、
３６の各段は、電源が入ると、プリセットされる。各段
は、多段リングシフトレジスタに対するそれぞれの発振
器クロック位相信号によりクロック制御される。このリ
ングシフトレジスタをクロックするシーケンスはカウン
タのプリセットにより決定される。各段は、前段の出力
を入力として受信し、多重化装置３８の入力と多段リン
グシフトレジスタの次段の入力に出力する。リングシフ
トレジスタ３０、３２、３４、３６は、８段を有するも
のとして図示されている。リングシフトレジスタ３０を
構成するフリップフロップ０は、リングシフトレジスタ
３０の発振器クロック位相信号ＣＬＫ１とフリップフロ
ップ２８の出力の両方を入力する。このフリップフロッ
プ０の出力は、リングシフトレジスタの次段、すなわ
ち、フリップフロップ４と多重化装置３８の両方に接続
される。このリングシフトレジスタの各段は同一構成で
も良い。多くの種類の素子がこのリングシフトレジスタ
の各段の所望の機能を実現するために存在する。好まし
い実施例としては、差動フリップフロップが使用され
る。
３６の各段は、電源が入ると、プリセットされる。各段
は、多段リングシフトレジスタに対するそれぞれの発振
器クロック位相信号によりクロック制御される。このリ
ングシフトレジスタをクロックするシーケンスはカウン
タのプリセットにより決定される。各段は、前段の出力
を入力として受信し、多重化装置３８の入力と多段リン
グシフトレジスタの次段の入力に出力する。リングシフ
トレジスタ３０、３２、３４、３６は、８段を有するも
のとして図示されている。リングシフトレジスタ３０を
構成するフリップフロップ０は、リングシフトレジスタ
３０の発振器クロック位相信号ＣＬＫ１とフリップフロ
ップ２８の出力の両方を入力する。このフリップフロッ
プ０の出力は、リングシフトレジスタの次段、すなわ
ち、フリップフロップ４と多重化装置３８の両方に接続
される。このリングシフトレジスタの各段は同一構成で
も良い。多くの種類の素子がこのリングシフトレジスタ
の各段の所望の機能を実現するために存在する。好まし
い実施例としては、差動フリップフロップが使用され
る。
【００１２】リングシフトレジスタ３２と３０は、同一
構成で、各段は発振器クロック位相ＣＬＫ２により、ク
ロック制御される。このリングシフトレジスタ３４と３
６はリングシフトレジスタ３０と同一構成で、発振器ク
ロック位相ＣＬＫ３とＣＬＫ４によりそれぞれクロック
制御される。リングシフトレジスタ３０、３２、３４、
３６の各段の出力は、多重化装置３８の入力に接続され
る。この実施例においては、３２個の出力が多重化装置
３８の入力に接続されている。多重化装置３８は複数の
制御信号４０により制御されて、その入力の１つを出力
４２として選択する。この実施例においては、リングシ
フトレジスタには全部で３２段ある。多重化装置３８
は、３２：１の多重化装置で、出力を選択する５個の選
択入力ビットを有する。リングシフトレジスタ３０、３
２、３４、３６の各段の出力は、その全体でバス４４を
形成し、このバス４４は、他の多重化装置の入力に接続
される。７個の追加の３２：１の多重化装置４６、４
８、５０、５２、５４、５６、５８が図示されている
が、それらは５個の制御選択入力ビット６０、６２、６
４、６６、６８、７０、７２を有し、バス４４でそれぞ
れ出力７４、７６、７８、８０、８２、８４、８６とし
て得られるリングシフトレジスタの各段からの出力の１
つを選択される。
構成で、各段は発振器クロック位相ＣＬＫ２により、ク
ロック制御される。このリングシフトレジスタ３４と３
６はリングシフトレジスタ３０と同一構成で、発振器ク
ロック位相ＣＬＫ３とＣＬＫ４によりそれぞれクロック
制御される。リングシフトレジスタ３０、３２、３４、
３６の各段の出力は、多重化装置３８の入力に接続され
る。この実施例においては、３２個の出力が多重化装置
３８の入力に接続されている。多重化装置３８は複数の
制御信号４０により制御されて、その入力の１つを出力
４２として選択する。この実施例においては、リングシ
フトレジスタには全部で３２段ある。多重化装置３８
は、３２：１の多重化装置で、出力を選択する５個の選
択入力ビットを有する。リングシフトレジスタ３０、３
２、３４、３６の各段の出力は、その全体でバス４４を
形成し、このバス４４は、他の多重化装置の入力に接続
される。７個の追加の３２：１の多重化装置４６、４
８、５０、５２、５４、５６、５８が図示されている
が、それらは５個の制御選択入力ビット６０、６２、６
４、６６、６８、７０、７２を有し、バス４４でそれぞ
れ出力７４、７６、７８、８０、８２、８４、８６とし
て得られるリングシフトレジスタの各段からの出力の１
つを選択される。
【００１３】別法として、プログラム可能クロックスキ
ュウ調整回路２４'が図５に示されている。このプログ
ラム可能クロックスキュウ調整回路２４'は、その構成
は単純なため、プログラム可能クロックスキュウ調整回
路２４よりは好ましい。発振器１８は上記の構成とほぼ
同じで、発振器クロック位相信号ＣＬＫ１、ＣＬＫ２、
ＣＬＫ３、ＣＬＫ４を生成し、これらの信号はそれぞれ
リングシフトレジスタ３０'、３２'、３４'、３６'をク
ロック制御する発振器クロック位相信号となる。この実
施例のプログラム可能クロックスキュウ調整回路２４'
のリングシフトレジスタ３０'、３２'、３４'、３６'は
プログラム可能クロックスキュウ調整回路２４の対応す
るリングシフトレジスタ３０、３２、３４、３６の段の
半分の段しか有さない。リングシフトレジスタの各段は
発振器クロック位相信号とリングシフトレジスタの前段
の出力を入力し、次の段と多重化装置３８'の両方の入
力にその出力は接続される。
ュウ調整回路２４'が図５に示されている。このプログ
ラム可能クロックスキュウ調整回路２４'は、その構成
は単純なため、プログラム可能クロックスキュウ調整回
路２４よりは好ましい。発振器１８は上記の構成とほぼ
同じで、発振器クロック位相信号ＣＬＫ１、ＣＬＫ２、
ＣＬＫ３、ＣＬＫ４を生成し、これらの信号はそれぞれ
リングシフトレジスタ３０'、３２'、３４'、３６'をク
ロック制御する発振器クロック位相信号となる。この実
施例のプログラム可能クロックスキュウ調整回路２４'
のリングシフトレジスタ３０'、３２'、３４'、３６'は
プログラム可能クロックスキュウ調整回路２４の対応す
るリングシフトレジスタ３０、３２、３４、３６の段の
半分の段しか有さない。リングシフトレジスタの各段は
発振器クロック位相信号とリングシフトレジスタの前段
の出力を入力し、次の段と多重化装置３８'の両方の入
力にその出力は接続される。
【００１４】多重化装置３８'は、１６：１の多重化装
置で、４個の制御信号４０'により制御されて、１６個
の入力の一つを出力９０として選択する。この出力９０
は、クロック入力をフリップフロップ９２のような二分
割カウンタに提供する。このフリップフロップ９２の出
力９４と反転出力９６は、多重化装置９８の入力に接続
される。この多重化装置９８は、２：１の多重化装置
で、選択入力ビット１００により制御されて、入力９４
または反転出力９６の一つを出力４２'として選択す
る。
置で、４個の制御信号４０'により制御されて、１６個
の入力の一つを出力９０として選択する。この出力９０
は、クロック入力をフリップフロップ９２のような二分
割カウンタに提供する。このフリップフロップ９２の出
力９４と反転出力９６は、多重化装置９８の入力に接続
される。この多重化装置９８は、２：１の多重化装置
で、選択入力ビット１００により制御されて、入力９４
または反転出力９６の一つを出力４２'として選択す
る。
【００１５】リングシフトレジスタ３０'、３２'、３
４'、３６'の各段の出力は、この実施例においては合計
で１６本あるが、それらは集合してバス４４'を形成
し、このバス４４'は他の多重化装置の入力に接続され
る。追加の７個の１６：１の多重化装置４６'、４８'、
５０'、５２'、５４'、５６'、５８'が図示されている
が、それらは４個の制御選択入力ビット６０'、６２'、
６４'、６６'、６８'７０'、７２'によりそれぞれを有
し独立して、バス４４上の１６個の入力からそれぞれの
出力７４'、７６'、７８'、８０'、８２'、８４'、８
６'を選択する。
４'、３６'の各段の出力は、この実施例においては合計
で１６本あるが、それらは集合してバス４４'を形成
し、このバス４４'は他の多重化装置の入力に接続され
る。追加の７個の１６：１の多重化装置４６'、４８'、
５０'、５２'、５４'、５６'、５８'が図示されている
が、それらは４個の制御選択入力ビット６０'、６２'、
６４'、６６'、６８'７０'、７２'によりそれぞれを有
し独立して、バス４４上の１６個の入力からそれぞれの
出力７４'、７６'、７８'、８０'、８２'、８４'、８
６'を選択する。
【００１６】多重化装置４６'、４８'、５０'、５２'、
５４'、５６'、５８'の出力は、それぞれフリップフロ
ップ１０２、１０４、１０６、１０８、１１０、１１
２、１１４のクロック入力に接続される。このフリップ
フロップの出力とその反転出力はそれぞれ多重化装置１
１６、１１８、１２０、１２２、１２４、１２６、１２
８の入力に接続される。これらの多重化装置の各々は、
２：１の多重化装置で、それぞれ選択入力ビット１３
０、１３２、１３４、１３６、１３８、回路基板１４
０、プロセッサ１４２により制御されて、その入力の一
つをそれぞれ出力７４'、７６'、７８'、８０'、８
２'、８４'、８６'として選択する。
５４'、５６'、５８'の出力は、それぞれフリップフロ
ップ１０２、１０４、１０６、１０８、１１０、１１
２、１１４のクロック入力に接続される。このフリップ
フロップの出力とその反転出力はそれぞれ多重化装置１
１６、１１８、１２０、１２２、１２４、１２６、１２
８の入力に接続される。これらの多重化装置の各々は、
２：１の多重化装置で、それぞれ選択入力ビット１３
０、１３２、１３４、１３６、１３８、回路基板１４
０、プロセッサ１４２により制御されて、その入力の一
つをそれぞれ出力７４'、７６'、７８'、８０'、８
２'、８４'、８６'として選択する。
【００１７】リングシフトレジスタの各段の各出力は、
所望のクロック信号の位相であるタイミング信号を生成
する。プログラム可能クロックスキュウ調整回路２４の
リングシフトレジスタの３２個の段の各々の出力は図４
の所望のクロック信号位相のグラフである。以下に説明
するように、同一のタイミンググラフは図５のプログラ
ム可能クロックスキュウ調整回路２４'によって得られ
るものと同じである。
所望のクロック信号の位相であるタイミング信号を生成
する。プログラム可能クロックスキュウ調整回路２４の
リングシフトレジスタの３２個の段の各々の出力は図４
の所望のクロック信号位相のグラフである。以下に説明
するように、同一のタイミンググラフは図５のプログラ
ム可能クロックスキュウ調整回路２４'によって得られ
るものと同じである。
【００１８】動作において、パラメータＭとＮは所望の
クロック信号周波数とＦＩＮに基づいてユーザが定義す
る。図１の周波数合成器位相ロックループクロック生成
回路１０は、周波数ＦＯＵＴの発振器クロック信号出力
ＣＬＫＯＵＴを生成し、それは所望のクロック信号周波
数のＨ倍である。Ｈ分割器２０は、所望のクロック信号
と同一周波数の出力信号を生成し、それはＨ倍により発
振器クロック信号周波数を分割することにより、Ｈ分割
器２０により使用される。
クロック信号周波数とＦＩＮに基づいてユーザが定義す
る。図１の周波数合成器位相ロックループクロック生成
回路１０は、周波数ＦＯＵＴの発振器クロック信号出力
ＣＬＫＯＵＴを生成し、それは所望のクロック信号周波
数のＨ倍である。Ｈ分割器２０は、所望のクロック信号
と同一周波数の出力信号を生成し、それはＨ倍により発
振器クロック信号周波数を分割することにより、Ｈ分割
器２０により使用される。
【００１９】例えば、所望のクロック信号周波数に対す
る発振器クロック信号周波数のＨ倍として８が選択され
たときには、基準クロック信号ＣＬＫＩＮの周波数は２
０ＭＨｚで、所望のクロック信号周波数は１００ＭＨｚ
で、Ｍ／Ｎの比は５で得られた発振器クロック周波数は
８００ＭＨｚである。
る発振器クロック信号周波数のＨ倍として８が選択され
たときには、基準クロック信号ＣＬＫＩＮの周波数は２
０ＭＨｚで、所望のクロック信号周波数は１００ＭＨｚ
で、Ｍ／Ｎの比は５で得られた発振器クロック周波数は
８００ＭＨｚである。
【００２０】この実施例において、発振器１８は発振器
クロック信号の様々な位相である複数のタイミング信号
を生成する。この発振器１８は、この発振器クロック信
号を第１方形発振器クロック位相ＣＬＫ１と、９０°位
相遅延した第２方形発振器クロック位相ＣＬＫ２と、１
８０°位相遅延した第３方形発振器クロック位相ＣＬＫ
３と、２７０°位相遅延した第４方形発振器クロック位
相ＣＬＫ４とを生成する。この４個の発振器クロック位
相信号は、発振器クロック信号と同一の周波数を有して
いるが、その位相は図３に示すようにシフトされてい
る。
クロック信号の様々な位相である複数のタイミング信号
を生成する。この発振器１８は、この発振器クロック信
号を第１方形発振器クロック位相ＣＬＫ１と、９０°位
相遅延した第２方形発振器クロック位相ＣＬＫ２と、１
８０°位相遅延した第３方形発振器クロック位相ＣＬＫ
３と、２７０°位相遅延した第４方形発振器クロック位
相ＣＬＫ４とを生成する。この４個の発振器クロック位
相信号は、発振器クロック信号と同一の周波数を有して
いるが、その位相は図３に示すようにシフトされてい
る。
【００２１】ＣＬＫ１は、立ち上がり先端エッジが０°
位相遅延の基準信号を生成する。ＣＬＫ２の立ち上がり
先端エッジは、ＣＬＫ１から９０°遅延している。同様
に、ＣＬＫ３とＣＬＫ４の立ち上がり先端エッジは、そ
れぞれＣＬＫ１から１８０°と２７０°遅延している。
かくして、４個の発振器クロック位相信号は生成され
る。発振器１８は、図示されるように多段の発振器から
なり、各段は２個の入力と２個の出力と信号とその反転
信号とを有する。差動段発振器を用いることはノイズに
対し、感受性がなくなる利点がある。この信号の一つは
「高」で、他は「低」なので、それらは電源とともに均
一にドリフトする傾向がある。４個の出力が、４の整数
倍（４、８、１２、１６）である段数を有する発振器１
８から等しい段間隔でもって４個の出力が切り替えられ
ると、その出力は直交となる。しかし、本発明は発振器
クロック位相信号が直交となるような動作に限定される
ものではない。
位相遅延の基準信号を生成する。ＣＬＫ２の立ち上がり
先端エッジは、ＣＬＫ１から９０°遅延している。同様
に、ＣＬＫ３とＣＬＫ４の立ち上がり先端エッジは、そ
れぞれＣＬＫ１から１８０°と２７０°遅延している。
かくして、４個の発振器クロック位相信号は生成され
る。発振器１８は、図示されるように多段の発振器から
なり、各段は２個の入力と２個の出力と信号とその反転
信号とを有する。差動段発振器を用いることはノイズに
対し、感受性がなくなる利点がある。この信号の一つは
「高」で、他は「低」なので、それらは電源とともに均
一にドリフトする傾向がある。４個の出力が、４の整数
倍（４、８、１２、１６）である段数を有する発振器１
８から等しい段間隔でもって４個の出力が切り替えられ
ると、その出力は直交となる。しかし、本発明は発振器
クロック位相信号が直交となるような動作に限定される
ものではない。
【００２２】電源が入れられると、リングシフトレジス
タの各段は、プリセットされる。この実施例において
は、各リングシフトレジスタの段が初期化されて、１個
の０から１への遷移、例えば、１０００００００、１１
００００００、または１１１１１１１０を有する。図２
の実施例の０から１５までのフリップフロップは、１に
セットされて、残りのフリップフロップは０にセットさ
れる。その結果、リングシフトレジスタ３０、３２、３
４、３６の段は、１１１１００００になる。さらに、様
々な多重化装置選択入力ビットがその入力の１つを出力
として選択するように設定される。この方形発振器クロ
ック位相信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４
は、リングシフトレジスタ３０、３２、３４、３６の段
のそれぞれをクロック制御する。各時間ごとに発振器ク
ロック位相信号ＣＬＫ１は、リングシフトレジスタ３０
の段をクロック制御し、このビットは、リングシフトレ
ジスタ３０を段の出力が初期化されて、７個の連続クロ
ックサイクルの後に、１１１００００；０１１１１００
０；００１１１１００；０００１１１１０；００００１
１１１；１００００１１１；１１００００１１；１１１
００００１となるようにリングシフトする。次の後続の
クロックにおいて、リングシフトレジスタ３０への入力
はこの最初の状態を繰り返す。
タの各段は、プリセットされる。この実施例において
は、各リングシフトレジスタの段が初期化されて、１個
の０から１への遷移、例えば、１０００００００、１１
００００００、または１１１１１１１０を有する。図２
の実施例の０から１５までのフリップフロップは、１に
セットされて、残りのフリップフロップは０にセットさ
れる。その結果、リングシフトレジスタ３０、３２、３
４、３６の段は、１１１１００００になる。さらに、様
々な多重化装置選択入力ビットがその入力の１つを出力
として選択するように設定される。この方形発振器クロ
ック位相信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４
は、リングシフトレジスタ３０、３２、３４、３６の段
のそれぞれをクロック制御する。各時間ごとに発振器ク
ロック位相信号ＣＬＫ１は、リングシフトレジスタ３０
の段をクロック制御し、このビットは、リングシフトレ
ジスタ３０を段の出力が初期化されて、７個の連続クロ
ックサイクルの後に、１１１００００；０１１１１００
０；００１１１１００；０００１１１１０；００００１
１１１；１００００１１１；１１００００１１；１１１
００００１となるようにリングシフトする。次の後続の
クロックにおいて、リングシフトレジスタ３０への入力
はこの最初の状態を繰り返す。
【００２３】この実施例において、リングシフトレジス
タ３２の段は、クロック制御されると、リングシフトレ
ジスタ３０と同様な二進出力を生成する。ＣＬＫ２が、
ＣＬＫ１から９０°位相遅延されているので、リングシ
フトレジスタ３２の各段は、発振器１８のクロックサイ
クルの１／４後に、リングシフトレジスタ３０の対応す
る段と同一の出力を生成する。
タ３２の段は、クロック制御されると、リングシフトレ
ジスタ３０と同様な二進出力を生成する。ＣＬＫ２が、
ＣＬＫ１から９０°位相遅延されているので、リングシ
フトレジスタ３２の各段は、発振器１８のクロックサイ
クルの１／４後に、リングシフトレジスタ３０の対応す
る段と同一の出力を生成する。
【００２４】同様にリングシフトレジスタ３４の段がク
ロック制御されると、リングシフトレジスタ３０と３２
と同一の二進出力を生成する。ＣＬＫ３はＣＬＫ２から
９０°位相遅延され、またＣＬＫ１から１８０°位相遅
延されているので、リングシフトレジスタ３４の対応す
る段の出力は、リングシフトレジスタ３２の出力に対
し、発振器１８のクロックサイクルの１／４サイクル遅
れて、そしてリングシフトレジスタ３０の出力に対して
は、発振器１８のクロックサイクルの１／２サイクル遅
れる。
ロック制御されると、リングシフトレジスタ３０と３２
と同一の二進出力を生成する。ＣＬＫ３はＣＬＫ２から
９０°位相遅延され、またＣＬＫ１から１８０°位相遅
延されているので、リングシフトレジスタ３４の対応す
る段の出力は、リングシフトレジスタ３２の出力に対
し、発振器１８のクロックサイクルの１／４サイクル遅
れて、そしてリングシフトレジスタ３０の出力に対して
は、発振器１８のクロックサイクルの１／２サイクル遅
れる。
【００２５】最後に、リングシフトレジスタ３６の段は
クロック制御されると、リングシフトレジスタ３０、３
２、３４の対応する段と同一の二進出力を生成する。Ｃ
ＬＫ４はＣＬＫ３から９０°位相遅延され、ＣＬＫ２か
らは１８０°位相遅延され、ＣＬＫ１からは２７０°位
相遅延されているので、リングシフトレジスタ３６の対
応する段の出力は、リングシフトレジスタ３４の出力に
対し、発振器１８クロックサイクルの１／４サイクル遅
れ、リングシフトレジスタ３２の出力に対しては、発振
器１８クロックサイクルの１／２サイクル遅れ、リング
シフトレジスタ３０の出力に対しては、発振器１８クロ
ックサイクルの３／４サイクル遅れる。発振器クロック
位相の４個の方形位相を採用して、このリングシフトレ
ジスタをクロック制御し、そして、各リングシフトレジ
スタは８段を有するので、所望のクロック信号周波数の
３２倍の有効周波数が生成される。
クロック制御されると、リングシフトレジスタ３０、３
２、３４の対応する段と同一の二進出力を生成する。Ｃ
ＬＫ４はＣＬＫ３から９０°位相遅延され、ＣＬＫ２か
らは１８０°位相遅延され、ＣＬＫ１からは２７０°位
相遅延されているので、リングシフトレジスタ３６の対
応する段の出力は、リングシフトレジスタ３４の出力に
対し、発振器１８クロックサイクルの１／４サイクル遅
れ、リングシフトレジスタ３２の出力に対しては、発振
器１８クロックサイクルの１／２サイクル遅れ、リング
シフトレジスタ３０の出力に対しては、発振器１８クロ
ックサイクルの３／４サイクル遅れる。発振器クロック
位相の４個の方形位相を採用して、このリングシフトレ
ジスタをクロック制御し、そして、各リングシフトレジ
スタは８段を有するので、所望のクロック信号周波数の
３２倍の有効周波数が生成される。
【００２６】各リングシフトレジスタ３０、３２、３
４、３６は、８リングカウンタにより分割されており、
それが各リングシフトレジスタの各段の出力となり、そ
れ故に、出力４２における出力は所望のクロック信号の
周波数である。リングシフトレジスタの各段の出力は、
所望のクロック信号の位相であるタイミング信号を生成
する。このリングシフトレジスタの各段の出力は、３
２：１の多重化装置３８に入力される。このようにし
て、所望のクロック信号の何れの位相もリングシフトレ
ジスタ３０、３２、３４、３６の段の出力となり、出力
４２より決定されるような多重化装置３８の出力４２に
出力される。制御信号４０は、５個の二進ディジット
で、どの入力が出力として多重化装置３８に選択される
かを制御する。各リングカウンタは８個のカウンタによ
り分割されているので、シフトレジスタのどの段の出力
も図１に示される８分割機能Ｈ分割器２０を提供する。
４、３６は、８リングカウンタにより分割されており、
それが各リングシフトレジスタの各段の出力となり、そ
れ故に、出力４２における出力は所望のクロック信号の
周波数である。リングシフトレジスタの各段の出力は、
所望のクロック信号の位相であるタイミング信号を生成
する。このリングシフトレジスタの各段の出力は、３
２：１の多重化装置３８に入力される。このようにし
て、所望のクロック信号の何れの位相もリングシフトレ
ジスタ３０、３２、３４、３６の段の出力となり、出力
４２より決定されるような多重化装置３８の出力４２に
出力される。制御信号４０は、５個の二進ディジット
で、どの入力が出力として多重化装置３８に選択される
かを制御する。各リングカウンタは８個のカウンタによ
り分割されているので、シフトレジスタのどの段の出力
も図１に示される８分割機能Ｈ分割器２０を提供する。
【００２７】この８カウンタの個別の分割は冗長である
が、それでも構わない。４個の８段シフトレジスタを用
いると、３２個の所望のクロック信号の異なる位相が得
られる。この３２個の所望の信号の異なる位相は、図４
に示されるように所望のクロック信号サイクルにわたっ
て、等しい時間間隔で離間している。一般的に、Ｋ個の
等しく離間した発振器クロック信号位相（Ｋ個のリング
シフトレジスタになり、この実施例では４であるＫ個の
発振器クロック信号位相の各々によってクロック制御さ
れることになる）でもって、発振器クロック信号の周波
数の所望クロック信号周波数に対する倍数はＨ（この実
施例では８）で、発振器クロック信号を分割するのに、
各リングシフトレジスタのＬ個の段でもって、生成する
ことのできる所望のクロック信号周波数の位相の数はＫ
×Ｌである。所望のクロック信号周波数の位相は、所望
のクロック信号期間の１／（Ｋ×Ｌ）の間隔で離間して
いる。
が、それでも構わない。４個の８段シフトレジスタを用
いると、３２個の所望のクロック信号の異なる位相が得
られる。この３２個の所望の信号の異なる位相は、図４
に示されるように所望のクロック信号サイクルにわたっ
て、等しい時間間隔で離間している。一般的に、Ｋ個の
等しく離間した発振器クロック信号位相（Ｋ個のリング
シフトレジスタになり、この実施例では４であるＫ個の
発振器クロック信号位相の各々によってクロック制御さ
れることになる）でもって、発振器クロック信号の周波
数の所望クロック信号周波数に対する倍数はＨ（この実
施例では８）で、発振器クロック信号を分割するのに、
各リングシフトレジスタのＬ個の段でもって、生成する
ことのできる所望のクロック信号周波数の位相の数はＫ
×Ｌである。所望のクロック信号周波数の位相は、所望
のクロック信号期間の１／（Ｋ×Ｌ）の間隔で離間して
いる。
【００２８】この実施例においては、３２個の所望のク
ロック信号位相が存在する。所望のクロック信号の３２
個の位相の各々は、図４に示されるようなリングシフト
レジスタの１つの対応する段の出力である。３２個の位
相の各々は、図２の対応するフリップフロップを表す数
で示される。位相遅延がない基準信号として定義される
所望のクロック信号位相は、０として示される。他のタ
イミング信号は基準位相の１クロックサイクルにわたっ
て等しく離間している。Ｈはこの実施例において８であ
るので、リングシフトレジスタの段からの出力は、回路
１０でもってもよい。
ロック信号位相が存在する。所望のクロック信号の３２
個の位相の各々は、図４に示されるようなリングシフト
レジスタの１つの対応する段の出力である。３２個の位
相の各々は、図２の対応するフリップフロップを表す数
で示される。位相遅延がない基準信号として定義される
所望のクロック信号位相は、０として示される。他のタ
イミング信号は基準位相の１クロックサイクルにわたっ
て等しく離間している。Ｈはこの実施例において８であ
るので、リングシフトレジスタの段からの出力は、回路
１０でもってもよい。
【００２９】リングシフトレジスタのそれぞれの段の出
力であるリングシフトレジスタ３０、３２、３４、３６
の出力は、まとめてバス４４として示される。このバス
４４は、別の多重化装置４６、４８、５０、５２、５
４、５６、５８の入力に接続されて、それらの各々は多
重化装置３８と同様に動作し、独立に制御される。７個
の追加の多重化装置が図示され、出力として得られる所
望のクロック信号の７個の追加の相を形成するが、本発
明はこの数には限定されない。
力であるリングシフトレジスタ３０、３２、３４、３６
の出力は、まとめてバス４４として示される。このバス
４４は、別の多重化装置４６、４８、５０、５２、５
４、５６、５８の入力に接続されて、それらの各々は多
重化装置３８と同様に動作し、独立に制御される。７個
の追加の多重化装置が図示され、出力として得られる所
望のクロック信号の７個の追加の相を形成するが、本発
明はこの数には限定されない。
【００３０】多重化装置の数は如何なるものでもよい。
図５に示されるプログラム可能クロックスキュウ調整回
路２４'も同様に動作する。このプログラム可能クロッ
クスキュウ調整回路２４'は生成される所望のクロック
信号の対称性を利用して、２レベルのカウントダウン回
路と２つのレベルの多重化とを用いて所望のクロック信
号を生成する。このリングシフトレジスタは４個の段
（Ｌ／２）のみを有する。各リングシフトレジスタは、
１１００に初期化され、１６：１の多重化装置３８'に
接続される。この多重化装置３８'は、第１レベルの多
重化を生成する。この多重化装置３８'の出力は、二分
割回路のクロック入力に接続される。この二分割回路か
らの出力信号とその反転出力信号は、２：１の多重化装
置９８の入力に接続されて、この多重化装置９８は第２
レベルの多重化を形成する。制御信号４０'は４個のビ
ットからなり、リングシフトレジスタの段からの１６個
の出力の内のどれが多重化装置３８の出力として選択さ
れるかを制御する。各時間ごとに０から１への遷移は、
リングシフトレジスタ３０'、３２'、３４'または３６'
にシフトし、出力９４と反転出力９６がその状態を切り
替える。リングシフトレジスタ３０'、３２'、３４'、
３６'の各サイクル１１００は、所望のクロック信号波
形の１／２を生成し、１１００の２つの連続するサイク
ルがリングシフトレジスタの周囲で巡回し、完全な所望
のクロック信号を生成する。選択入力ビット１００は、
出力信号９４またはその反転信号９６が多重化装置９８
の出力４２'にどちらの出力９４と反転出力９６が表れ
るべきかを制御する。このようにして、８分割が、４分
割とその後の２分割によりできる。このプログラム可能
なクロックスキュウ調整回路の複雑さがかくして低減さ
れる。所望のクロック信号の同一の３２個の位相がプロ
グラム可能クロックスキュウ調整回路２４と同様に２
４'によっても生成される。
図５に示されるプログラム可能クロックスキュウ調整回
路２４'も同様に動作する。このプログラム可能クロッ
クスキュウ調整回路２４'は生成される所望のクロック
信号の対称性を利用して、２レベルのカウントダウン回
路と２つのレベルの多重化とを用いて所望のクロック信
号を生成する。このリングシフトレジスタは４個の段
（Ｌ／２）のみを有する。各リングシフトレジスタは、
１１００に初期化され、１６：１の多重化装置３８'に
接続される。この多重化装置３８'は、第１レベルの多
重化を生成する。この多重化装置３８'の出力は、二分
割回路のクロック入力に接続される。この二分割回路か
らの出力信号とその反転出力信号は、２：１の多重化装
置９８の入力に接続されて、この多重化装置９８は第２
レベルの多重化を形成する。制御信号４０'は４個のビ
ットからなり、リングシフトレジスタの段からの１６個
の出力の内のどれが多重化装置３８の出力として選択さ
れるかを制御する。各時間ごとに０から１への遷移は、
リングシフトレジスタ３０'、３２'、３４'または３６'
にシフトし、出力９４と反転出力９６がその状態を切り
替える。リングシフトレジスタ３０'、３２'、３４'、
３６'の各サイクル１１００は、所望のクロック信号波
形の１／２を生成し、１１００の２つの連続するサイク
ルがリングシフトレジスタの周囲で巡回し、完全な所望
のクロック信号を生成する。選択入力ビット１００は、
出力信号９４またはその反転信号９６が多重化装置９８
の出力４２'にどちらの出力９４と反転出力９６が表れ
るべきかを制御する。このようにして、８分割が、４分
割とその後の２分割によりできる。このプログラム可能
なクロックスキュウ調整回路の複雑さがかくして低減さ
れる。所望のクロック信号の同一の３２個の位相がプロ
グラム可能クロックスキュウ調整回路２４と同様に２
４'によっても生成される。
【００３１】リングシフトレジスタ３０'、３２'、３
４'、３６'の各段の出力は、バス４４'を形成し、この
バス４４'は他の第１レベルの多重化装置４６'、４
８'、５０'、５２'、５４'、５６'、５８'の入力に接続
される。この第１レベルの多重化装置の出力は、二分割
回路であるフリップフロップのクロック入力を駆動す
る。このフリップフロップの出力とその反転出力は、第
２レベルの多重化装置１１６、１１８、１２０、１２
２、１２４、１２６、１２８に接続される。この第２レ
ベルの多重化装置の出力は、選択入力ビットにより制御
されて、独立して、その入力の１つを多重化装置の出力
として選択する。分割段を追加して、所望のクロック信
号周波数の部分値である信号を生成する。例えば、二分
割段を追加することにより、所望のクロック信号の周波
数の半分の周波数を生成できる。
４'、３６'の各段の出力は、バス４４'を形成し、この
バス４４'は他の第１レベルの多重化装置４６'、４
８'、５０'、５２'、５４'、５６'、５８'の入力に接続
される。この第１レベルの多重化装置の出力は、二分割
回路であるフリップフロップのクロック入力を駆動す
る。このフリップフロップの出力とその反転出力は、第
２レベルの多重化装置１１６、１１８、１２０、１２
２、１２４、１２６、１２８に接続される。この第２レ
ベルの多重化装置の出力は、選択入力ビットにより制御
されて、独立して、その入力の１つを多重化装置の出力
として選択する。分割段を追加して、所望のクロック信
号周波数の部分値である信号を生成する。例えば、二分
割段を追加することにより、所望のクロック信号の周波
数の半分の周波数を生成できる。
【００３２】所望のクロック信号の位相のどれでも回路
基板上の素子を駆動する「クロック」として選択するこ
とができる。所望のクロック信号の他の位相のすべて
は、予め決められているので、得られるべき「クロッ
ク」信号に対する一定のタイミング関係で、伝搬遅延を
なくすることができる。これは所望のクロック信号の位
相の１つを選択することにより、選択された位相と「ク
ロック」との間のリード時間が伝搬遅延をオフセットす
るように素子をクロック制御することにより行われる。
このようにして、クロック制御機能は、回路基板上の各
素子に対し、個別に生成することができる。さらに、比
較的動作速度の遅い素子、例えば、メモリをクロック制
御する位相を選択することにより、所望のクロック信号
の位相の間の関係が予め分かっているので、「クロッ
ク」に先立って、メモリに読み出し用のデータバス上の
データをセットアップするクロックの発生の前に追加の
時間をメモリに提供できる。
基板上の素子を駆動する「クロック」として選択するこ
とができる。所望のクロック信号の他の位相のすべて
は、予め決められているので、得られるべき「クロッ
ク」信号に対する一定のタイミング関係で、伝搬遅延を
なくすることができる。これは所望のクロック信号の位
相の１つを選択することにより、選択された位相と「ク
ロック」との間のリード時間が伝搬遅延をオフセットす
るように素子をクロック制御することにより行われる。
このようにして、クロック制御機能は、回路基板上の各
素子に対し、個別に生成することができる。さらに、比
較的動作速度の遅い素子、例えば、メモリをクロック制
御する位相を選択することにより、所望のクロック信号
の位相の間の関係が予め分かっているので、「クロッ
ク」に先立って、メモリに読み出し用のデータバス上の
データをセットアップするクロックの発生の前に追加の
時間をメモリに提供できる。
【００３３】図６に示されるように、周波数合成器位相
ロックループクロック生成回路１０は、回路基板１４０
の上に搭載されている。例えば、所望のクロック信号位
相１６を基準クロック信号と整合させて、位相１６をト
レース１４４上のプロセッサ１４２に提供する。素子の
スピードを保証するような位相１６に対する公知のタイ
ミング関係を利用し、伝搬遅延を解決するよう選択され
た所望のクロック信号位相を用いて、他の素子をクロッ
ク制御し、例えば、トレース１４６上の所望のクロック
信号位相９がメモリ制御装置１４８に、そしてトレース
１５０上の所望のクロック信号位相１が第１ＲＡＭ１５
２に、そして、トレース１５４上の所望のクロック信号
位相３０が第２ＲＡＭ１５６に伝送されるようにする。
ロックループクロック生成回路１０は、回路基板１４０
の上に搭載されている。例えば、所望のクロック信号位
相１６を基準クロック信号と整合させて、位相１６をト
レース１４４上のプロセッサ１４２に提供する。素子の
スピードを保証するような位相１６に対する公知のタイ
ミング関係を利用し、伝搬遅延を解決するよう選択され
た所望のクロック信号位相を用いて、他の素子をクロッ
ク制御し、例えば、トレース１４６上の所望のクロック
信号位相９がメモリ制御装置１４８に、そしてトレース
１５０上の所望のクロック信号位相１が第１ＲＡＭ１５
２に、そして、トレース１５４上の所望のクロック信号
位相３０が第２ＲＡＭ１５６に伝送されるようにする。
【００３４】
【発明の効果】以上述べたように、本発明によれば、遅
延ラインを使用せずに、クロック信号調整可能な集積回
路とクロック信号の所望の位相生成方法を提供すること
ができる。尚、特許請求の範囲に記載した参照番号は、
発明の容易なる理解の為のもので、その権利解釈に影響
を与えるものではないと理解されたい。
延ラインを使用せずに、クロック信号調整可能な集積回
路とクロック信号の所望の位相生成方法を提供すること
ができる。尚、特許請求の範囲に記載した参照番号は、
発明の容易なる理解の為のもので、その権利解釈に影響
を与えるものではないと理解されたい。
【図１】本発明の周波数合成器位相ロックループクロッ
ク生成回路のブロック図である。
ク生成回路のブロック図である。
【図２】プログラム可能なクロックスキュウ調整回路の
ブロック図である。
ブロック図である。
【図３】発振器クロック期間にわたって等間隔に離間し
た発振器クロック信号の位相を表すグラフである。
た発振器クロック信号の位相を表すグラフである。
【図４】図２の回路により生成された所望のクロック信
号位相を表すグラフである。
号位相を表すグラフである。
【図５】プログラム可能なクロックスキュウ調整回路の
他の実施例のブロック図である。
他の実施例のブロック図である。
【図６】回路基板上のクロックスキュウ調整回路のブロ
ック図である。
ック図である。
１０ 周波数合成器位相ロックループクロック生成回路 １２ Ｎ分割器 １４ 位相検知装置 １６ 発振器制御回路 １８ 発振器 ２０ Ｈ分割器 ２２ Ｍ分割器 ２４、２４' プログラム可能クロックスキュウ調整回
路 ２６ａ、２６ｂ、２６ｃ、２６ｄ 段 ３０、３２、３４、３６ リングシフトレジスタ ３０'、３２'、３４'、３６' リングシフトレジスタ ３８、３８' 多重化装置 ４０、４０' 制御信号 ４２、４２' 出力 ４４、４４' バス ４６、４８、５０、５２、５４、５６、５８ 多重化装
置 ４６'、４８'、５０'、５２'、５４'、５６'、５８'
多重化装置 ６０、６２、６４、６６、６８、７０、７２ 制御選択
入力ビット ６０'、６２'、６４'、６６'、６８'、７０'、７２'
制御選択入力ビット ７４、７６、７８、８０、８２、８４、８６ 出力 ７４'、７６'、７８'、８０'、８２'、８４'、８６'
出力 ９０ 出力 ９２ フリップフロップ ９４ 出力 ９６ 反転出力 ９８ 多重化装置 １００ 選択入力ビット １０２、１０４、１０６、１０８、１１０、１１２、１
１４ フリップフロップ １１６、１１８、１２０、１２２ 多重化装置 １２４、１２６、１２８ 多重化装置 １４０ 回路基板 １４２ プロセッサ １４４ トレース １４８ メモリ制御装置 １５０、１５４ トレース １５２ 第１ＲＡＭ １５６ 第２ＲＡＭ
路 ２６ａ、２６ｂ、２６ｃ、２６ｄ 段 ３０、３２、３４、３６ リングシフトレジスタ ３０'、３２'、３４'、３６' リングシフトレジスタ ３８、３８' 多重化装置 ４０、４０' 制御信号 ４２、４２' 出力 ４４、４４' バス ４６、４８、５０、５２、５４、５６、５８ 多重化装
置 ４６'、４８'、５０'、５２'、５４'、５６'、５８'
多重化装置 ６０、６２、６４、６６、６８、７０、７２ 制御選択
入力ビット ６０'、６２'、６４'、６６'、６８'、７０'、７２'
制御選択入力ビット ７４、７６、７８、８０、８２、８４、８６ 出力 ７４'、７６'、７８'、８０'、８２'、８４'、８６'
出力 ９０ 出力 ９２ フリップフロップ ９４ 出力 ９６ 反転出力 ９８ 多重化装置 １００ 選択入力ビット １０２、１０４、１０６、１０８、１１０、１１２、１
１４ フリップフロップ １１６、１１８、１２０、１２２ 多重化装置 １２４、１２６、１２８ 多重化装置 １４０ 回路基板 １４２ プロセッサ １４４ トレース １４８ メモリ制御装置 １５０、１５４ トレース １５２ 第１ＲＡＭ １５６ 第２ＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/78 ５１０ Ｐ 7323−5Ｌ Ｈ０３Ｋ 5/13 4239−5Ｊ
Claims (23)
- 【請求項１】 複数の位相の発振器クロック信号（ＣＬ
Ｋ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）を生成する発振
器（１８）と、 前記発振器クロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ
３、ＣＬＫ４）の位相の１つにより、クロック制御され
て、その各段が出力信号を生成する複数の多段リンクシ
フトレジスタ（３０、３２、３４、３６；または３
０'、３２'、３４'、３６'）と、 前記出力信号を受信する複数の入力点を有し、複数の制
御信号（４０、６０、６２、６４、６６、６８、７０、
７２；または４０'、６０'、６４'、６６'、６８'、７
０'または７２'）に応答し、多重化装置（３８）の出力
点（４２、７４、７６、７８、８０、８２、８４または
８６）で、複数の出力信号（４４）の１つを選択的に提
供する多重化装置（３８、４６、４８、５０、５２、５
４、５６または３８'、４６'、４８'、５０'、５２'、
５４'、５６'、または５８'）と、 からなることを特徴とするクロック信号調整可能な集積
回路。 - 【請求項２】 前記発振器（１８または１８'）は、２
の累乗の数の複数の段（２６ａ、２６ｂ、２６ｃ、２６
ｄ；または２６ａ'、２６ｂ'）を有することを特徴とす
る請求項１の集積回路。 - 【請求項３】 発振器クロック信号（ＣＬＫ１、ＣＬＫ
２、ＣＬＫ３、ＣＬＫ４）の位相は、方形であることを
特徴とする請求項１の集積回路。 - 【請求項４】 周波数合成器をさらに有することを特徴
とする請求項１の集積回路。 - 【請求項５】 所望のクロック信号の位相を生成する方
法において、 発振器クロック信号の位相となる複数のタイミング信号
（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）を生成す
るステップと、 前記タイミング信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、
ＣＬＫ４）のそれぞれ１つによって、複数の多段リンク
シフトレジスタ（３０、３２、３４、３６）の各段をク
ロック制御するステップと、 前記シフトレジスタ段（４４）の１つからの出力を出力
信号（４２、９０）として選択するステップと、 からなることを特徴とするクロック信号の所望の位相生
成方法。 - 【請求項６】 分割出力信号（９４）を生成するため
に、出力信号（９０）を分割するステップをさらに有す
ることを特徴とする請求項５の方法。 - 【請求項７】 反転分割出力信号（９６）を生成するた
めに、分割出力信号（９４）を反転するステップと、 分割出力信号（９４）と反転分割出力信号（９６）の何
れかを最終出力信号（４２'）として選択するステップ
をさらに有することを特徴とする請求項６の方法。 - 【請求項８】 シフトレジスタ段（４４）の１つからの
別の出力を第２出力信号（７４）として選択するステッ
プをさらに有することを特徴とする請求項５の方法。 - 【請求項９】 出力信号を周波数合成器に入力するステ
ップをさらに含むことを特徴とする請求項５の方法。 - 【請求項１０】 発振器クロック信号の位相となる複数
のタイミング信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、Ｃ
ＬＫ４）を生成する発振器クロック位相生成回路（１８
または１８'）と、 前記タイミング信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、
ＣＬＫ４）の１つによってクロック制御され、その各段
は出力信号（４４）を生成する複数の多段リンクシフト
レジスタ（３０、３２、３４、３６、または３０'、３
２'、３４'、３６'）と、 前記出力信号（４４）を受信する複数の入力を有し、複
数の制御信号（４０または４０'）に応答して、前記複
数の入力信号の１つをその出力（４２または９０）とし
て選択的に提供する多重化装置（３８または３８'）
と、 からなることを特徴とするクロックスキュウ調整回路。 - 【請求項１１】 前記タイミング信号は、発振器クロッ
ク信号の方形位相であることを特徴とする請求項１０の
回路。 - 【請求項１２】 前記発振器クロック位相生成回路は、
周波数合成位相ロックループ（１０）であることを特徴
とする請求項１０の回路。 - 【請求項１３】 前記発振器クロック位相生成回路は、
複数の段を有する発振機（１８または１８'）であるこ
とを特徴とする請求項１０の回路。 - 【請求項１４】 前記発振器は、２の累乗の数の段（２
６ａ、２６ｂ、２６ｃ、２６ｄ；または２６ａ'、２６
ｂ'）を有することを特徴とする請求項１３の回路。 - 【請求項１５】 前記発振器（１８または１８'）は、
電流制御されることを特徴とする請求項１３の回路。 - 【請求項１６】 発振器クロック信号の位相となる複数
のタイミング信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、Ｃ
ＬＫ４）を生成する発振器クロック位相生成回路（１８
または１８'）と、 前記タイミング信号の１つによってクロック制御され、
その各段は出力信号を生成する複数の多段リンクシフト
レジスタ（３０、３２、３４、３６、または３０'、３
２'、３４'、３６'）と、 その少なくとも１つの段が出力信号（４４）を形成する
ような複数の入力を有し、単なる制御信号（４０または
４０'）に応答して、前記複数の入力信号の１つをその
出力（４２または９０）として選択的に提供する多重化
装置（３８または３８'）と、 からなることを特徴とするクロックスキュウ調整回路。 - 【請求項１７】 前記タイミング信号は、発振器クロッ
ク信号の方形位相であることを特徴とする請求項１６の
回路。 - 【請求項１８】 前記発振器クロック位相生成回路は、
周波数合成位相ロックループ（１０）であることを特徴
とする請求項１６の回路。 - 【請求項１９】 前記発振器クロック位相生成回路は、
複数の段（２６ａ、２６ｂ、２６ｃ、２６ｄ；または２
６ａ'、２６ｂ'）を有する発振機（１８または１８'）
であることを特徴とする請求項１６の回路。 - 【請求項２０】 前記発振器は、２の累乗の数の段を有
することを特徴とする請求項１９の回路。 - 【請求項２１】 前記出力信号（４４）の少なくとも一
部を受信するような複数の入力を有し、制御信号（６
０、６２、６４、６６、６８、７０、または７２；６
０'、６２'、６４'、６６'、６８'、７０'または７
２'）に応答して、前記複数の入力信号の１つをその出
力として選択的に提供する第２の多重化装置（４６、４
８、５０、５２、５４、５６、または４６'、４８'、５
０'、５２'、５４'、５６'、または８６'）をさらに有
することを特徴とする請求項１６の回路。 - 【請求項２２】 多重化装置出力（９０）を受信し、出
力信号として分割信号（９４）とその反転信号（９６）
の両方を提供する２分割回路（９２）と、 入力信号として分割信号（９４）とその反転信号（９
６）とを受信し、制御信号（１００）に応答して、前記
入力信号の１つをその出力（４２'）として選択的に提
供する第２の多重化装置（９８）とをさらに有すること
を特徴とする請求項１６の回路。 - 【請求項２３】 前記出力信号（４４）の少なくとも一
部を受信するような複数の入力を有し、制御信号（６
０'、６２'、６４'、６６'、６８'、７０'、７２'）に
応答して、複数の入力信号の１つをその出力として選択
的に提供する第２の多重化装置（４６'、４８'、５
０'、５２'、５４'、５６'、または５８'）と、 前記多重か装置の出力の１つを受信し、その出力信号と
して分割信号とその反転信号の両方を提供する二分割回
路（１０２、１０４、１０６、１０８、１１０、１１
２、１１４）と、 前記二分割回路からの分割信号とその反転信号を入力信
号として受信し、制御信号（１００、１３０、１３２、
１３４、１３６、１３８、１４０、１４２）に応答し
て、前記入力信号の１つをその出力として選択的に提供
する第３の多重化装置（９８、１１６、１１８、１２
０、１２２、１２４、１２６または１２８）とをさらに
有することを特徴とする請求項１６の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US971785 | 1992-11-05 | ||
| US07/971,785 US5268656A (en) | 1992-11-05 | 1992-11-05 | Programmable clock skew adjustment circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216730A true JPH06216730A (ja) | 1994-08-05 |
Family
ID=25518789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297615A Pending JPH06216730A (ja) | 1992-11-05 | 1993-11-04 | クロック信号調整可能な集積回路とクロック信号の所望の位相生成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5268656A (ja) |
| EP (1) | EP0596656A3 (ja) |
| JP (1) | JPH06216730A (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5862369A (en) * | 1991-12-30 | 1999-01-19 | Dell Usa, L.P. | Method and apparatus for state machine optimization using device delay characteristics |
| EP0596657A3 (en) * | 1992-11-05 | 1994-12-07 | American Telephone & Telegraph | Normalization of propagation delay. |
| US6356973B1 (en) * | 1993-10-15 | 2002-03-12 | Image Telecommunications Corporation | Memory device having a cyclically configured data memory and having plural data portals for outputting/inputting data |
| US5475344A (en) * | 1994-02-22 | 1995-12-12 | The Board Of Trustees Of The Leland Stanford Junior University | Multiple interconnected ring oscillator circuit |
| JPH07262237A (ja) * | 1994-03-18 | 1995-10-13 | Hitachi Ltd | クロックスキュー制御方式 |
| US5442776A (en) * | 1994-06-30 | 1995-08-15 | International Business Machines, Corp. | Electronically tuneable computer clocking system and method of electronically tuning distribution lines of a computer clocking system |
| US5581699A (en) * | 1995-05-15 | 1996-12-03 | International Business Machines Corporation | System and method for testing a clock signal |
| JPH10143424A (ja) * | 1996-11-13 | 1998-05-29 | Mitsubishi Electric Corp | メモリシステム |
| US5903747A (en) * | 1997-03-03 | 1999-05-11 | International Business Machines Corporation | Microprocessor clocking control system |
| US6194971B1 (en) * | 1997-04-21 | 2001-02-27 | Ati Technologies, Inc. | Method and apparatus for phase shifting a controlled oscillator and applications thereof |
| US5854576A (en) * | 1997-04-21 | 1998-12-29 | Ati Technologies | Method and apparatus for a finely adjustable clock circuit |
| JP3696386B2 (ja) * | 1997-11-14 | 2005-09-14 | 株式会社ルネサステクノロジ | パルス幅変調信号生成回路 |
| US6182236B1 (en) | 1998-08-26 | 2001-01-30 | Compaq Computer Corporation | Circuit and method employing feedback for driving a clocking signal to compensate for load-induced skew |
| US6791379B1 (en) | 1998-12-07 | 2004-09-14 | Broadcom Corporation | Low jitter high phase resolution PLL-based timing recovery system |
| EP1145440B1 (en) * | 1998-12-07 | 2007-05-09 | Broadcom Corporation | Low jitter high phase resolution pll-based timing recovery system |
| US6275068B1 (en) | 1999-12-22 | 2001-08-14 | Lucent Technologies Inc. | Programmable clock delay |
| US6356132B1 (en) | 2000-01-31 | 2002-03-12 | Agere Systems Guardian Corp. | Programmable delay cell |
| US7174475B2 (en) * | 2001-02-16 | 2007-02-06 | Agere Systems Inc. | Method and apparatus for distributing a self-synchronized clock to nodes on a chip |
| US6809567B1 (en) * | 2001-04-09 | 2004-10-26 | Silicon Image | System and method for multiple-phase clock generation |
| US6577552B2 (en) * | 2001-08-30 | 2003-06-10 | Micron Technology, Inc. | Apparatus and method for generating an oscillating signal |
| US6956423B2 (en) * | 2002-02-01 | 2005-10-18 | Agilent Technologies, Inc. | Interleaved clock signal generator having serial delay and ring counter architecture |
| US6987700B1 (en) * | 2002-04-02 | 2006-01-17 | Via Technologies, Inc. | Method and system for writing data to a memory |
| JP2004260669A (ja) * | 2003-02-27 | 2004-09-16 | Leader Electronics Corp | シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 |
| US7012474B2 (en) * | 2003-08-07 | 2006-03-14 | Broadcom Corporation | System and method generating a delayed clock output |
| US7319345B2 (en) * | 2004-05-18 | 2008-01-15 | Rambus Inc. | Wide-range multi-phase clock generator |
| US7216319B1 (en) * | 2004-11-05 | 2007-05-08 | Xilinx, Inc. | Regional clock skew measurement technique |
| EP1811664A3 (en) | 2005-12-30 | 2010-01-27 | STMicroelectronics Pvt. Ltd. | System and method for multiple-phase clock generation |
| US7770049B1 (en) * | 2006-03-21 | 2010-08-03 | Advanced Micro Devices, Inc. | Controller for clock skew determination and reduction based on a lead count over multiple clock cycles |
| US7765425B1 (en) * | 2006-03-21 | 2010-07-27 | GlobalFoundries, Inc. | Incrementally adjustable skew and duty cycle correction for clock signals within a clock distribution network |
| US7685454B2 (en) * | 2006-07-12 | 2010-03-23 | Agere Systems Inc. | Signal buffering and retiming circuit for multiple memories |
| US7636803B2 (en) * | 2006-09-28 | 2009-12-22 | Advanced Micro Devices, Inc. | Device and method for transferring data between devices |
| US8412975B2 (en) * | 2007-05-15 | 2013-04-02 | Chronologic Pty. Ltd. | USB based synchronization and timing system |
| AU2013200979B2 (en) * | 2007-05-15 | 2013-10-10 | Chronologic Pty Ltd | Usb based synchronization and timing system |
| US7737752B2 (en) * | 2007-05-17 | 2010-06-15 | Globalfoundries Inc | Techniques for integrated circuit clock management |
| US7681099B2 (en) * | 2007-05-17 | 2010-03-16 | Advanced Micro Devices, Inc. | Techniques for integrated circuit clock signal manipulation to facilitate functional and speed test |
| US8014485B2 (en) * | 2007-05-17 | 2011-09-06 | Advanced Micro Devices, Inc. | Techniques for integrated circuit clock management using multiple clock generators |
| US7921318B2 (en) * | 2007-05-17 | 2011-04-05 | Globalfoundries Inc. | Techniques for integrated circuit clock management using pulse skipping |
| US8575972B2 (en) * | 2009-03-23 | 2013-11-05 | Advanced Micro Devices, Inc. | Digital frequency synthesizer device and method thereof |
| US10298217B2 (en) | 2017-07-14 | 2019-05-21 | International Business Machines Corporation | Double compression avoidance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495182A (ja) * | 1972-05-02 | 1974-01-17 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6096029A (ja) * | 1983-10-31 | 1985-05-29 | Anritsu Corp | 信号発生器 |
| JPS63238714A (ja) * | 1986-11-26 | 1988-10-04 | Hitachi Ltd | クロック供給システム |
| US4868522A (en) * | 1988-12-13 | 1989-09-19 | Gazelle Microcircuits, Inc. | Clock signal distribution device |
| US4931986A (en) * | 1989-03-03 | 1990-06-05 | Ncr Corporation | Computer system clock generator for generating tuned multiple clock signals |
| US5039950A (en) * | 1989-07-20 | 1991-08-13 | Eastman Kodak Company | Multiple clock synthesizer |
| US5083299A (en) * | 1990-07-16 | 1992-01-21 | Unisys Corporation | Tester for measuring signal propagation delay through electronic components |
| US5126691A (en) * | 1991-06-17 | 1992-06-30 | Motorola, Inc. | Variable clock delay circuit |
-
1992
- 1992-11-05 US US07/971,785 patent/US5268656A/en not_active Expired - Lifetime
-
1993
- 1993-10-28 EP EP19930308615 patent/EP0596656A3/en not_active Withdrawn
- 1993-11-04 JP JP5297615A patent/JPH06216730A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495182A (ja) * | 1972-05-02 | 1974-01-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0596656A2 (en) | 1994-05-11 |
| EP0596656A3 (en) | 1994-12-07 |
| US5268656A (en) | 1993-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06216730A (ja) | クロック信号調整可能な集積回路とクロック信号の所望の位相生成方法 | |
| US5914996A (en) | Multiple clock frequency divider with fifty percent duty cycle output | |
| US5448193A (en) | Normalization of apparent propagation delay | |
| US5532633A (en) | Clock generating circuit generating a plurality of non-overlapping clock signals | |
| US6906562B1 (en) | Counter-based clock multiplier circuits and methods | |
| JP3467880B2 (ja) | クロック信号発生装置 | |
| US5422835A (en) | Digital clock signal multiplier circuit | |
| GB2241619A (en) | Clock-phase synthesizer | |
| JPH0519892A (ja) | 可変クロツク分周回路 | |
| JPH0439690B2 (ja) | ||
| US6731142B1 (en) | Circuit for providing clock signals with low skew | |
| KR100313255B1 (ko) | 디지털주파수체배기용조합지연회로 | |
| JP3487533B2 (ja) | 逓倍回路及び半導体集積回路装置 | |
| JP2002055732A (ja) | デスキュー回路を有するクロック生成器 | |
| US7236040B2 (en) | Method and apparatus for generating multiphase clocks | |
| US6798266B1 (en) | Universal clock generator using delay lock loop | |
| US7236557B1 (en) | Counter-based clock multiplier circuits and methods | |
| EP0249128B1 (en) | Ttl technology digital timing unit | |
| JPH0210768A (ja) | 半導体チツプ | |
| JP3240713B2 (ja) | 多相クロック生成回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| JPH0277914A (ja) | 多相クロック発生回路 | |
| JP2543514B2 (ja) | タイミング信号発生器 | |
| KR0183948B1 (ko) | 주파수체배회로 | |
| KR100194578B1 (ko) | 디지털 회로로 구성된 2.5 분주장치 |