JPH0561671B2 - - Google Patents
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- JPH0561671B2 JPH0561671B2 JP58177715A JP17771583A JPH0561671B2 JP H0561671 B2 JPH0561671 B2 JP H0561671B2 JP 58177715 A JP58177715 A JP 58177715A JP 17771583 A JP17771583 A JP 17771583A JP H0561671 B2 JPH0561671 B2 JP H0561671B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- shared memory
- general
- chip
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
本発明は、メインCPUを汎用CPUとし、サブ
CPUを外部メモリアクセス機能を有するが
WAIT機能を持たない１チツプCPUとしたマル
チプロセツサ・システムに関するものである。 なお、本発明でいう汎用CPUとは、CPUから
出力されたバスにROM、RAM、さらには、
Ｉ／Ｏ、周辺チツプ等を結合してシステムを構成
するものを言い、例えば、インテル社8080、同
8086、ザイログ社Z80が該当する。 本発明でいう１チツプCPUとは、単一チツプ
上にCPU、ROM、RAM、Ｉ／Ｏ機能を搭載し
たものでチツプの端子はＩ／Ｏポートになつてお
り、通常は外部メモリーアクセス機能は有しない
ものを言うが、中には、Ｉ／Ｏポートを利用し外
部メモリーアクセス機能を有するものがある（例
えばインテル社8051）。
CPUを外部メモリアクセス機能を有するが
WAIT機能を持たない１チツプCPUとしたマル
チプロセツサ・システムに関するものである。 なお、本発明でいう汎用CPUとは、CPUから
出力されたバスにROM、RAM、さらには、
Ｉ／Ｏ、周辺チツプ等を結合してシステムを構成
するものを言い、例えば、インテル社8080、同
8086、ザイログ社Z80が該当する。 本発明でいう１チツプCPUとは、単一チツプ
上にCPU、ROM、RAM、Ｉ／Ｏ機能を搭載し
たものでチツプの端子はＩ／Ｏポートになつてお
り、通常は外部メモリーアクセス機能は有しない
ものを言うが、中には、Ｉ／Ｏポートを利用し外
部メモリーアクセス機能を有するものがある（例
えばインテル社8051）。
マルチプロセツサ・システムにおいて、共有メ
モリーへのアクセスタイミングを各処理装置に予
め割当てるものは特開昭51−11534号公報や特開
昭57−27353号公報に示されるように公知である。 前者は、一定の周期を有する信号によつて、メ
モリーアクセスの時間を時分割して、命令の実行
とは関係なく、各CPUに予め割当てるものであ
る。 後者は、共有メモリーを同時にアクセスした時
に、一方のプロセツサーが保留されスループツト
が低下することを防止するために、同期信号を発
生させ同時アクセスをなくすものである。 なお、後者が問題としているスループツトの低
下はメモリーアクセス時のみの数100ナノ秒単位
の低下であるが、本願で問題にするのは数10マイ
クロ秒であり全く異なる技術である。 このように予め割当てるのではなく、処理の実
行に同期させるシステムを、本出願人は特願昭58
−91454（特公昭63−63941）として提案している。 この提案は、１チツプCPU、汎用CPU、外部
メモリの間に共通のバスを直接接続し、データ処
理時には、前記汎用CPUにバスを占有させてデ
ータ処理を行わしめるとともに、データ転送時に
は前記１チツプCPUが前記汎用CPUに対して
HOLD要求を発して前記汎用CPUにバスを放棄
させ、前記１チツプCPUがバスを占有するよう
に構成したものであつた。 RAMの“FF00H”番地から、１チツプCPUの
内部メモリの“30H”番地へ16バイトのデータを
転送（すなわち、RAMデータの続出し）する場
合を例に取り説明する。 まず、汎用CPUを無視して、プログラムを作
成するとすれば、第１図に示すプログラムが考え
られる。 しかしながら、実際は汎用CPUがRAMをアク
セスすることがあるから、１チツプCPUがRAM
をアクセスする命令（MOVE Ａ，＠DPTR）を
実行する時には、１チツプCPUのバス占有権を
確立しておく必要がある。
モリーへのアクセスタイミングを各処理装置に予
め割当てるものは特開昭51−11534号公報や特開
昭57−27353号公報に示されるように公知である。 前者は、一定の周期を有する信号によつて、メ
モリーアクセスの時間を時分割して、命令の実行
とは関係なく、各CPUに予め割当てるものであ
る。 後者は、共有メモリーを同時にアクセスした時
に、一方のプロセツサーが保留されスループツト
が低下することを防止するために、同期信号を発
生させ同時アクセスをなくすものである。 なお、後者が問題としているスループツトの低
下はメモリーアクセス時のみの数100ナノ秒単位
の低下であるが、本願で問題にするのは数10マイ
クロ秒であり全く異なる技術である。 このように予め割当てるのではなく、処理の実
行に同期させるシステムを、本出願人は特願昭58
−91454（特公昭63−63941）として提案している。 この提案は、１チツプCPU、汎用CPU、外部
メモリの間に共通のバスを直接接続し、データ処
理時には、前記汎用CPUにバスを占有させてデ
ータ処理を行わしめるとともに、データ転送時に
は前記１チツプCPUが前記汎用CPUに対して
HOLD要求を発して前記汎用CPUにバスを放棄
させ、前記１チツプCPUがバスを占有するよう
に構成したものであつた。 RAMの“FF00H”番地から、１チツプCPUの
内部メモリの“30H”番地へ16バイトのデータを
転送（すなわち、RAMデータの続出し）する場
合を例に取り説明する。 まず、汎用CPUを無視して、プログラムを作
成するとすれば、第１図に示すプログラムが考え
られる。 しかしながら、実際は汎用CPUがRAMをアク
セスすることがあるから、１チツプCPUがRAM
をアクセスする命令（MOVE Ａ，＠DPTR）を
実行する時には、１チツプCPUのバス占有権を
確立しておく必要がある。
ところが、このようなシステムにおいては、一
時休止中の汎用CPUはHOLDをかけられたまま
になるので、データ転送のバイト数が多いと、実
行速度が大幅に低下してしまい、効率の悪い処理
しか行えないことが明らかになつた。 そこで、本発明は上記問題点を解消し、１チツ
プCPUが共有メモリーをアクセスする時、汎用
CPUがこれを同時にアクセスした時のみ汎用
CPUにWAITをかけるのみにし、汎用CPUの実
行速度の低下を防止できるマルチプロセツサ・シ
ステムを提供することを目的とする。
時休止中の汎用CPUはHOLDをかけられたまま
になるので、データ転送のバイト数が多いと、実
行速度が大幅に低下してしまい、効率の悪い処理
しか行えないことが明らかになつた。 そこで、本発明は上記問題点を解消し、１チツ
プCPUが共有メモリーをアクセスする時、汎用
CPUがこれを同時にアクセスした時のみ汎用
CPUにWAITをかけるのみにし、汎用CPUの実
行速度の低下を防止できるマルチプロセツサ・シ
ステムを提供することを目的とする。
本発明は、少なくとも、
(a) 外部に出力するバスを有する汎用CPUと、
(b) 共有メモリーと、
(c) 通常は自己の内部メモリーをアクセスし、前
記共有メモリーをアクセスするときのみ入出力
ポートにバスが出力される１チツプCPUであ
つて、前記共有メモリーのアクセスを一定の時
間間隔とし、その時間間隔だけ以前に読出しま
たは書込みを発生させるダミー命令と、そのダ
ミー命令の後に実際に前記共有メモリーを周期
的にアクセスする命令を発する機能を有する１
チツプCPUと、 (d) 前記共有メモリーと前記１チツプCPUの入
出力ポートが接続された１チツプCPU側バス
と前記汎用CPUがアクセスする周辺チツプ等
が接続された汎用CPU側バスをつなぐバスバ
ツフアと、 (e) 前記１チツプCPUの前記共有メモリーに対
する読出命令または書込命令が発生した所定時
間後に、所定時間幅のパルスを出力することに
より、前記１チツプCPUが前記共有メモリー
を周期的にアクセスする一定期間ごとに前記読
出命令または書込命令信号を前記共有メモリー
に伝達するとともに、その直前に前記バスバツ
フアを切り離す信号を発し、さらに、前記汎用
CPUがこの所定時間幅のパルスが出力されて
いる時点で、前記共有メモリーをアクセスする
ためにチツプセレクト信号を発したときは前記
汎用CPUに対してWAIT信号を発するタイミ
ング発生器と、を備え、 前記所定時間幅のパルスは、１チツプCPUが
共有メモリーをアクセスする時刻よりも、汎用
CPUの共有メモリーアクセス時間以上前に立ち
上がるだけの時間余裕を有するものとしたことを
特徴とするものである。
記共有メモリーをアクセスするときのみ入出力
ポートにバスが出力される１チツプCPUであ
つて、前記共有メモリーのアクセスを一定の時
間間隔とし、その時間間隔だけ以前に読出しま
たは書込みを発生させるダミー命令と、そのダ
ミー命令の後に実際に前記共有メモリーを周期
的にアクセスする命令を発する機能を有する１
チツプCPUと、 (d) 前記共有メモリーと前記１チツプCPUの入
出力ポートが接続された１チツプCPU側バス
と前記汎用CPUがアクセスする周辺チツプ等
が接続された汎用CPU側バスをつなぐバスバ
ツフアと、 (e) 前記１チツプCPUの前記共有メモリーに対
する読出命令または書込命令が発生した所定時
間後に、所定時間幅のパルスを出力することに
より、前記１チツプCPUが前記共有メモリー
を周期的にアクセスする一定期間ごとに前記読
出命令または書込命令信号を前記共有メモリー
に伝達するとともに、その直前に前記バスバツ
フアを切り離す信号を発し、さらに、前記汎用
CPUがこの所定時間幅のパルスが出力されて
いる時点で、前記共有メモリーをアクセスする
ためにチツプセレクト信号を発したときは前記
汎用CPUに対してWAIT信号を発するタイミ
ング発生器と、を備え、 前記所定時間幅のパルスは、１チツプCPUが
共有メモリーをアクセスする時刻よりも、汎用
CPUの共有メモリーアクセス時間以上前に立ち
上がるだけの時間余裕を有するものとしたことを
特徴とするものである。
汎用CPUのバスにはROM、RAM、さらには、
Ｉ／Ｏ、周辺チツプ等を結合してシステムを構成
されるが、本発明ではバスバツフアを介して１チ
ツプCPU側のバスにもつながり、１チツプCPU
側のバスに接続されている共有メモリーもアクセ
スできる。１チツプCPUのバスは通常入力ポー
トとなつており、共有メモリのアクセス時のみバ
スになる。したがつて、１チツプ汎用CPUが共
有メモリをアクセスする直前に、１チツプCPU
のバス専有権（汎用CPUと共有メモリのバスを
切り離すとともに、汎用CPUを待期させる）を
確立すればよいことになる。 そのために、タイミング発生器という比較的簡
単な回路を付加し、ダミー命令（本来の１チツプ
CPUのアクセスサイクルと同じ時間間隔だけ以
前に書込または読出命令を発生させる命令）を使
つたのが本発明である。 これにより、１チツプCPUが共有メモリーを
アクセスするタイミングの直前に、汎用CPUと
共有メモリーをつないでいるバスを切り離して１
チツプCPUがアクセスに要する時間だけ共有メ
モリーを占有できる。１チツプCPUが前記共有
メモリーをアクセスするときには、前記汎用
CPUの処理は終了しており何ら問題がない。
Ｉ／Ｏ、周辺チツプ等を結合してシステムを構成
されるが、本発明ではバスバツフアを介して１チ
ツプCPU側のバスにもつながり、１チツプCPU
側のバスに接続されている共有メモリーもアクセ
スできる。１チツプCPUのバスは通常入力ポー
トとなつており、共有メモリのアクセス時のみバ
スになる。したがつて、１チツプ汎用CPUが共
有メモリをアクセスする直前に、１チツプCPU
のバス専有権（汎用CPUと共有メモリのバスを
切り離すとともに、汎用CPUを待期させる）を
確立すればよいことになる。 そのために、タイミング発生器という比較的簡
単な回路を付加し、ダミー命令（本来の１チツプ
CPUのアクセスサイクルと同じ時間間隔だけ以
前に書込または読出命令を発生させる命令）を使
つたのが本発明である。 これにより、１チツプCPUが共有メモリーを
アクセスするタイミングの直前に、汎用CPUと
共有メモリーをつないでいるバスを切り離して１
チツプCPUがアクセスに要する時間だけ共有メ
モリーを占有できる。１チツプCPUが前記共有
メモリーをアクセスするときには、前記汎用
CPUの処理は終了しており何ら問題がない。
以下、図を用いて本発明の具体的実施例を説明
する。 第２図は、本発明を構成する回路のブロツク図
であり、図において、１は共有メモリー
（RAM）２をアクセスできる機能を有する１チ
ツプCPU（例えばインテル社8051）であり、３は
タイミング信号発生器、４は汎用CPU側のバス
５と１チツプCPU側のバス６との間のバスバツ
フアであり、９は優先判別回路である。なお、タ
イミング信号発生器３の内部回路例を第３図に示
す。３−ａは単安定マルチバイブレータ、３−ｂ
は１チツプCPUから共有メモリーへ読出し命令
または書込み命令を伝送するバツフアである。 さて、ここでは、前述した動作例と同様に、共
有メモリーの“FF00H”番地から、１チツプ
CPU１の内部メモリの“30H”番地へ16バイト
のデータを転送する場合（すなわちRAMデータ
の読出し）について説明する。 この動作を実行する１チツプCPUのプログラ
ムを第４図に示す。図のＡに示す命令（MOVX
Ａ，＠DPTR）で、１チツプCPUは、、RD信号
を発し、共有メモリーのデータを読出そうとする
が、タイミング信号発生器３により、そのRD信
号が止められ、共有メモリー２はアクセスされな
い。 しかしながら、タイミング信号発生器３は、こ
の命令Ａにより起動し、第５図に示すように、
7μsec（すなわち、プログラムがループしてRAM
を読む周期）と2μsec（すなわち、読出プログラム
の実行時間）のタイマーがシーケンシヤルに動作
し、第４図のＢに示す「MOVX Ａ，＠DPTR」
の実行直前に、第２図の７に示すSEL信号を発す
ることになる。 したがつて、バスバツフア４を切り離すととも
に、汎用CPUが共有メモリー２をアクセスしよ
うとするときは、WAIT信号を送出し、汎用
CPUを期待させる。つまり、最初の命令Ａはダ
ミーであり、本当に実行する命令Ｂの前に１チツ
プCPUのバス占有権を確立するための命令であ
る。 ダミー命令、実際に共有メモリー２をアクセス
する命令、およびタイミング信号発生器の出力の
関係を第６図に示す。 すなわち、ダミー命令はLOOPで本来の１チツ
プCPUのアクセスサイクルと同じ時間間隔だけ
以前に読出命令または書込命令を発生させること
を目的としたものである。読出命令または書込命
令が出た後、7μs後にタイミング信号発生器３は
2μsのパルスを出力する。汎用CPUの共有メモリ
ーに対するアクセス時間は100ns程度であり、１
チツプCPUが共有メモリーをアクセスする時刻
よりも、汎用CPUの共有メモリーアクセス時間
以上前に立ち上がるだけの時間余裕を有するの
で、１チツプCPUが共有メモリーをアクセスす
るときには汎用CPUの処理は終了しておりバス
が衝突することはない。 これによつて、共有メモリー２は１チツプ
CPUがアクセスをかける2μsecだけ占有するもの
となり、データ読出しが可能となる。 第４図の最後の命令「CJNE R0，＃40H
LOOP」で命令Ｂまで戻り、これを16回（∵
40H−30H＝10H、すなわち16）繰り返して、16
バイト分のデータを転送する。 すなわち第１図に示した従来例（特願昭58−
91454）では、１ループあたりの処理時間128μsec
（8μsec×16）の間、１チツプCPUがバスを占有
し汎用CPUの動作を停止させるのに対し、本発
明では１ループあたりの占有時間2μsec×16＝
32μsecだけ共有メモリーを占有するのに過ぎな
い。また、汎用CPUが同時に共有メモリーをア
クセスしようとしない限り、汎用CPUの動作は
妨げられない。 第２図を用いて説明すると、タイミング信号発
生器３からの信号７は、優先判別回路９に入力さ
れ、汎用CPUからのアクセス中でなければ、た
だちにバスバツフア４をデイスエーブルして汎用
CPUのバスと共有メモリーとを切り離す。この
時、汎用CPUからのアクセスがあると、汎用
CPUに対し、WAITをかける。 汎用CPUがアクセス中であれば、アクセス完
了で切離しが行われる。 以上、読出しについて説明したが書込みも同様
である。 また、タイミング信号発生器３は、第３図に示
した回路例のように単安定マルチバイブレータを
用いなくとも、第５図に示したタイムチヤートを
実行するものであれば、カウンターその他の回路
素子で構成することもできる。
する。 第２図は、本発明を構成する回路のブロツク図
であり、図において、１は共有メモリー
（RAM）２をアクセスできる機能を有する１チ
ツプCPU（例えばインテル社8051）であり、３は
タイミング信号発生器、４は汎用CPU側のバス
５と１チツプCPU側のバス６との間のバスバツ
フアであり、９は優先判別回路である。なお、タ
イミング信号発生器３の内部回路例を第３図に示
す。３−ａは単安定マルチバイブレータ、３−ｂ
は１チツプCPUから共有メモリーへ読出し命令
または書込み命令を伝送するバツフアである。 さて、ここでは、前述した動作例と同様に、共
有メモリーの“FF00H”番地から、１チツプ
CPU１の内部メモリの“30H”番地へ16バイト
のデータを転送する場合（すなわちRAMデータ
の読出し）について説明する。 この動作を実行する１チツプCPUのプログラ
ムを第４図に示す。図のＡに示す命令（MOVX
Ａ，＠DPTR）で、１チツプCPUは、、RD信号
を発し、共有メモリーのデータを読出そうとする
が、タイミング信号発生器３により、そのRD信
号が止められ、共有メモリー２はアクセスされな
い。 しかしながら、タイミング信号発生器３は、こ
の命令Ａにより起動し、第５図に示すように、
7μsec（すなわち、プログラムがループしてRAM
を読む周期）と2μsec（すなわち、読出プログラム
の実行時間）のタイマーがシーケンシヤルに動作
し、第４図のＢに示す「MOVX Ａ，＠DPTR」
の実行直前に、第２図の７に示すSEL信号を発す
ることになる。 したがつて、バスバツフア４を切り離すととも
に、汎用CPUが共有メモリー２をアクセスしよ
うとするときは、WAIT信号を送出し、汎用
CPUを期待させる。つまり、最初の命令Ａはダ
ミーであり、本当に実行する命令Ｂの前に１チツ
プCPUのバス占有権を確立するための命令であ
る。 ダミー命令、実際に共有メモリー２をアクセス
する命令、およびタイミング信号発生器の出力の
関係を第６図に示す。 すなわち、ダミー命令はLOOPで本来の１チツ
プCPUのアクセスサイクルと同じ時間間隔だけ
以前に読出命令または書込命令を発生させること
を目的としたものである。読出命令または書込命
令が出た後、7μs後にタイミング信号発生器３は
2μsのパルスを出力する。汎用CPUの共有メモリ
ーに対するアクセス時間は100ns程度であり、１
チツプCPUが共有メモリーをアクセスする時刻
よりも、汎用CPUの共有メモリーアクセス時間
以上前に立ち上がるだけの時間余裕を有するの
で、１チツプCPUが共有メモリーをアクセスす
るときには汎用CPUの処理は終了しておりバス
が衝突することはない。 これによつて、共有メモリー２は１チツプ
CPUがアクセスをかける2μsecだけ占有するもの
となり、データ読出しが可能となる。 第４図の最後の命令「CJNE R0，＃40H
LOOP」で命令Ｂまで戻り、これを16回（∵
40H−30H＝10H、すなわち16）繰り返して、16
バイト分のデータを転送する。 すなわち第１図に示した従来例（特願昭58−
91454）では、１ループあたりの処理時間128μsec
（8μsec×16）の間、１チツプCPUがバスを占有
し汎用CPUの動作を停止させるのに対し、本発
明では１ループあたりの占有時間2μsec×16＝
32μsecだけ共有メモリーを占有するのに過ぎな
い。また、汎用CPUが同時に共有メモリーをア
クセスしようとしない限り、汎用CPUの動作は
妨げられない。 第２図を用いて説明すると、タイミング信号発
生器３からの信号７は、優先判別回路９に入力さ
れ、汎用CPUからのアクセス中でなければ、た
だちにバスバツフア４をデイスエーブルして汎用
CPUのバスと共有メモリーとを切り離す。この
時、汎用CPUからのアクセスがあると、汎用
CPUに対し、WAITをかける。 汎用CPUがアクセス中であれば、アクセス完
了で切離しが行われる。 以上、読出しについて説明したが書込みも同様
である。 また、タイミング信号発生器３は、第３図に示
した回路例のように単安定マルチバイブレータを
用いなくとも、第５図に示したタイムチヤートを
実行するものであれば、カウンターその他の回路
素子で構成することもできる。
以上述べたように本発明によれば、１チツプ
CPUが共有メモリーを占有する時間を減少でき
るので、メインとなる汎用CPUの処理効率のよ
いシステムを提供できる。 特に、１チツプCPUに、例えば、通信処理を
行わせることでメインCPUの負荷を大幅に低下
させることができる。
CPUが共有メモリーを占有する時間を減少でき
るので、メインとなる汎用CPUの処理効率のよ
いシステムを提供できる。 特に、１チツプCPUに、例えば、通信処理を
行わせることでメインCPUの負荷を大幅に低下
させることができる。
第１図は従来のプログラム例、第２図は本発明
の具体的実施例、第３図は本発明のタイミング信
号発生器の内部回路例、第４図は本発明のプロク
セラム、第５図は本発明のタイムチヤート、第６
図は本発明の命令と動作の関係を示す図である。 １……１チツプCPU、２……共有メモリー、
３……タイミング信号発生器、４……バスバツフ
ア、９……優先判別回路。
の具体的実施例、第３図は本発明のタイミング信
号発生器の内部回路例、第４図は本発明のプロク
セラム、第５図は本発明のタイムチヤート、第６
図は本発明の命令と動作の関係を示す図である。 １……１チツプCPU、２……共有メモリー、
３……タイミング信号発生器、４……バスバツフ
ア、９……優先判別回路。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも、 (a) 外部に出力するバスを有する汎用CPUと、 (b) 共有メモリーと、 (c) 通常は自己の内部メモリーをアクセスし、 前記共有メモリーをアクセスするときのみ入
出力ポートにバスが出力される１チツプCPU
であつて、前記共有メモリーのアクセスを一定
の時間間隔とし、その時間間隔だけ以前に読出
しまたは書込みを発生させるダミー命令と、そ
のダミー命令の後に実際に前記共有メモリーを
周期的にアクセスする命令を発する機能を有す
る１チツプCPUと、 (d) 前記共有メモリーと前記１チツプCPUの入
出力ポートが接続された１チツプCPU側バス
と前記汎用CPUがアクセスする周辺チツプ等
が接続された汎用CPU側バスをつなぐバスバ
ツフアと、 (e) 前記１チツプCPUの前記共有メモリーに対
する読出命令または書込命令が発生した所定時
間後に、所定時間幅のパルスを出力することに
より、前記１チツプCPUが前記共有メモリー
を周期的にアクセスする一定期間ごとに前記読
出命令または書込命令信号を前記共有メモリー
に伝達するとともに、その直前に前記バスバツ
フアを切り離す信号を発し、さらに、前記汎用
CPUがこの所定時間幅のパルスが出力されて
いる時点で、前記共有メモリーをアクセスする
ためにチツプセレクト信号を発したときは前記
汎用CPUに対してWAIT信号を発するタイミ
ング発生器と、を備え、 前記所定時間幅のパルスは、１チツプCPUが
共有メモリーをアクセスする時刻よりも、汎用
CPUの共有メモリーアクセス時間以上前に立ち
上がるだけの時間余裕を有するものとしたことを
特徴とするマルチプロセツサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17771583A JPS6068462A (ja) | 1983-09-24 | 1983-09-24 | マルチプロセッサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17771583A JPS6068462A (ja) | 1983-09-24 | 1983-09-24 | マルチプロセッサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068462A JPS6068462A (ja) | 1985-04-19 |
| JPH0561671B2 true JPH0561671B2 (ja) | 1993-09-06 |
Family
ID=16035839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17771583A Granted JPS6068462A (ja) | 1983-09-24 | 1983-09-24 | マルチプロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068462A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682353B2 (ja) * | 1989-03-03 | 1994-10-19 | 株式会社日立製作所 | マルチプロセッサシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111534A (ja) * | 1974-07-19 | 1976-01-29 | Tokyo Shibaura Electric Co | |
| US4368514A (en) * | 1980-04-25 | 1983-01-11 | Timeplex, Inc. | Multi-processor system |
-
1983
- 1983-09-24 JP JP17771583A patent/JPS6068462A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6068462A (ja) | 1985-04-19 |
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