JPH056205B2 - - Google Patents
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- JPH056205B2 JPH056205B2 JP62061129A JP6112987A JPH056205B2 JP H056205 B2 JPH056205 B2 JP H056205B2 JP 62061129 A JP62061129 A JP 62061129A JP 6112987 A JP6112987 A JP 6112987A JP H056205 B2 JPH056205 B2 JP H056205B2
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- clock signal
- signal
- output
- clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
〔概要〕
互に非同期の第１および第２のクロツク信号を
選択的に切替えて出力するクロツク信号選択回路
であつて、所定の切替信号を該第１のクロツク信
号に同期化させて出力する第１の同期化回路と、
所定の切替信号を該第２のクロツク信号に同期化
させて出力する第２の同期化回路と、該第１およ
び第２の同期化回路の出力に応じて該第１および
第２のクロツク信号を選択的に切替えて出力する
回路とをそなえており、該第１および第２のクロ
ツク信号の切替時に不定長パルスを発生すること
が確実に防止される。
選択的に切替えて出力するクロツク信号選択回路
であつて、所定の切替信号を該第１のクロツク信
号に同期化させて出力する第１の同期化回路と、
所定の切替信号を該第２のクロツク信号に同期化
させて出力する第２の同期化回路と、該第１およ
び第２の同期化回路の出力に応じて該第１および
第２のクロツク信号を選択的に切替えて出力する
回路とをそなえており、該第１および第２のクロ
ツク信号の切替時に不定長パルスを発生すること
が確実に防止される。
本発明は互に非同期の２つ以上のクロツク信号
を選択的に切換えて出力するクロツク信号選択回
路に関し、２つ以上の異なるクロツク信号を選択
的に切換えて入力するマイクロコンピユータにお
いて好適に利用される。
を選択的に切換えて出力するクロツク信号選択回
路に関し、２つ以上の異なるクロツク信号を選択
的に切換えて入力するマイクロコンピユータにお
いて好適に利用される。
一般にマイクロコンピユータなどを駆動するに
あたり、該駆動用の基準クロツク信号として通常
は第１のクロツク信号を入力して比較的高速に駆
動し、スタンドバイ時には該第１のクロツク信号
とは非同期の第２のクロツク信号を入力して低速
駆動することが行われている。
あたり、該駆動用の基準クロツク信号として通常
は第１のクロツク信号を入力して比較的高速に駆
動し、スタンドバイ時には該第１のクロツク信号
とは非同期の第２のクロツク信号を入力して低速
駆動することが行われている。
この場合、該第１および第２のクロツク信号を
単に所定の切替信号によつて選択的に切替えて入
力させた場合には、該切替時に不定長パルス（所
謂ヒゲ）を発生するおそれがある。
単に所定の切替信号によつて選択的に切替えて入
力させた場合には、該切替時に不定長パルス（所
謂ヒゲ）を発生するおそれがある。
本発明はかかる問題点を解決するためになされ
たもので、切替信号の伝達を所定時間だけ待たせ
ることによつて上記クロツク信号切替時における
不定長パルスの発生を除去したものである。
たもので、切替信号の伝達を所定時間だけ待たせ
ることによつて上記クロツク信号切替時における
不定長パルスの発生を除去したものである。
上記問題点を解決するために本発明において
は、互に非同期の第１および第２のクロツク信号
を切替えて使用するマイクロコンピユータが有す
るクロツク信号選択回路であつて、 該第１および第２のクロツク信号の立下りに同
期して交互にレベル反転する第１の切替信号と該
第１のクロツク信号とが入力される第１の同期化
回路と、 該第１の切替信号をレベル反転した第２の切替
信号と該第２のクロツク信号とが入力される第２
の同期化回路と、 該第１および第２の同期化回路の出力に応じて
該第１および第２のクロツク信号を選択的に切替
えて出力するセレクタ回路とをそなえ、 該第１の同期化回路は、該第１の切替信号が該
第１のクロツク信号の立下りに応じて一方のレベ
ル側に反転したときに直ちに該第１のクロツク信
号の出力を禁止する信号を該セレクタ回路に出力
するとともに、該第１の切替信号が該第２のクロ
ツク信号の立下りに応じて他方のレベル側に反転
したときには該第１のクロツク信号の次の立下り
時まで待つて該第１のクロツク信号の出力を許可
する信号を該セレクタ回路に出力する手段を有
し、 該第２の同期化回路は、該第２の切替信号が該
第２のクロツク信号の立下りに応じて一方のレベ
ル側に反転したときに直ちに該第２のクロツク信
号の出力を禁止する信号を該セレクタ回路に出力
するとともに、該第２の切替信号が該第１のクロ
ツク信号の立下りに応じて他方のレベル側に反転
したときには該第２のクロツク信号の次の立下り
時まで待つて該第２のクロツク信号の出力を許可
する信号を該セレクタ回路に出力する手段を有し
ていることを特徴とするクロツク信号選択回路が
提供される。
は、互に非同期の第１および第２のクロツク信号
を切替えて使用するマイクロコンピユータが有す
るクロツク信号選択回路であつて、 該第１および第２のクロツク信号の立下りに同
期して交互にレベル反転する第１の切替信号と該
第１のクロツク信号とが入力される第１の同期化
回路と、 該第１の切替信号をレベル反転した第２の切替
信号と該第２のクロツク信号とが入力される第２
の同期化回路と、 該第１および第２の同期化回路の出力に応じて
該第１および第２のクロツク信号を選択的に切替
えて出力するセレクタ回路とをそなえ、 該第１の同期化回路は、該第１の切替信号が該
第１のクロツク信号の立下りに応じて一方のレベ
ル側に反転したときに直ちに該第１のクロツク信
号の出力を禁止する信号を該セレクタ回路に出力
するとともに、該第１の切替信号が該第２のクロ
ツク信号の立下りに応じて他方のレベル側に反転
したときには該第１のクロツク信号の次の立下り
時まで待つて該第１のクロツク信号の出力を許可
する信号を該セレクタ回路に出力する手段を有
し、 該第２の同期化回路は、該第２の切替信号が該
第２のクロツク信号の立下りに応じて一方のレベ
ル側に反転したときに直ちに該第２のクロツク信
号の出力を禁止する信号を該セレクタ回路に出力
するとともに、該第２の切替信号が該第１のクロ
ツク信号の立下りに応じて他方のレベル側に反転
したときには該第２のクロツク信号の次の立下り
時まで待つて該第２のクロツク信号の出力を許可
する信号を該セレクタ回路に出力する手段を有し
ていることを特徴とするクロツク信号選択回路が
提供される。
上記構成によれば、該切替信号の該セレクタへ
の伝達が、該第１および第２の同期化回路によつ
て、該第１および第２のクロツク信号と同期化す
るまで待たされるため、該クロツク信号切替時に
おける不定長パルスの発生を除去することができ
る。
の伝達が、該第１および第２の同期化回路によつ
て、該第１および第２のクロツク信号と同期化す
るまで待たされるため、該クロツク信号切替時に
おける不定長パルスの発生を除去することができ
る。
第１図は本発明の１実施例としてのクロツク信
号選択回路の構成を示すもので、CK１とCK２は
それぞれ互に非同期の第１および第２のクロツク
信号であつて、CNTLはセレクタ４から出力さ
れるCPUクロツクとして該CK１およびCK２の
何れを選択するかを決める切替信号であつて、こ
の実施例では該CNTLがロウレベルのときには
第１のクロツク信号CK１が、また該CNTLがハ
イレベルのときには第２のクロツク信号CK２が
CPUクロツクとして該セレクタ４から出力され
る。また第１の同期化回路１には、該切替信号
CNTLと該第１のクロツク信号CK１とがそれぞ
れ入力端子ＥおよびＦ１から入力され、該端子Ｅ
に入力される切替信号CNTLがハイレベルにな
るとすぐにその出力端子Ｇ１側の電位がロウレベ
ルになるが、該切替信号CNTLがロウレベルに
なると該端子Ｆ１に入力される第１のクロツク信
号CK１の次の立下りを待つて該出力端子Ｇ１側
の電位がハイレベルになる。同様にして第２の同
期化回路２には、該切替信号CNTLをインバー
タ３によつて反転した信号と該第２のクロツク信
号CK２とがそれぞれ入力端子およびＦ２から
入力され、該端子に入力される該反転信号がハ
イレベル（該切替信号CNTLがロウレベル）に
なるとすぐにその出力端子Ｇ２側の電位がロウレ
ベルになるが、該反転信号がロウレベル（該切替
信号CNTLがハイレベル）になると該端子Ｆ２
に入力される第２のクロツク信号CK２の次の立
下りを待つて該出力端子Ｇ２側の電位がハイレベ
ルとなる。セレクタ４は、端子Ａ１に入力される
同期化回路１の出力信号（端子Ｇ１側の電位）が
ハイレベルのとき端子Ａ２に入力される第１のク
ロツク信号CK１をCPUクロツクとして出力し、
一方、端子Ｂ１に入力される同期化回路２の出力
信号（端子Ｇ２側の電位）がハイレベルのとき端
子Ｂ２に入力される第２のクロツク信号CK２を
CPUクロツクとして出力する。
号選択回路の構成を示すもので、CK１とCK２は
それぞれ互に非同期の第１および第２のクロツク
信号であつて、CNTLはセレクタ４から出力さ
れるCPUクロツクとして該CK１およびCK２の
何れを選択するかを決める切替信号であつて、こ
の実施例では該CNTLがロウレベルのときには
第１のクロツク信号CK１が、また該CNTLがハ
イレベルのときには第２のクロツク信号CK２が
CPUクロツクとして該セレクタ４から出力され
る。また第１の同期化回路１には、該切替信号
CNTLと該第１のクロツク信号CK１とがそれぞ
れ入力端子ＥおよびＦ１から入力され、該端子Ｅ
に入力される切替信号CNTLがハイレベルにな
るとすぐにその出力端子Ｇ１側の電位がロウレベ
ルになるが、該切替信号CNTLがロウレベルに
なると該端子Ｆ１に入力される第１のクロツク信
号CK１の次の立下りを待つて該出力端子Ｇ１側
の電位がハイレベルになる。同様にして第２の同
期化回路２には、該切替信号CNTLをインバー
タ３によつて反転した信号と該第２のクロツク信
号CK２とがそれぞれ入力端子およびＦ２から
入力され、該端子に入力される該反転信号がハ
イレベル（該切替信号CNTLがロウレベル）に
なるとすぐにその出力端子Ｇ２側の電位がロウレ
ベルになるが、該反転信号がロウレベル（該切替
信号CNTLがハイレベル）になると該端子Ｆ２
に入力される第２のクロツク信号CK２の次の立
下りを待つて該出力端子Ｇ２側の電位がハイレベ
ルとなる。セレクタ４は、端子Ａ１に入力される
同期化回路１の出力信号（端子Ｇ１側の電位）が
ハイレベルのとき端子Ａ２に入力される第１のク
ロツク信号CK１をCPUクロツクとして出力し、
一方、端子Ｂ１に入力される同期化回路２の出力
信号（端子Ｇ２側の電位）がハイレベルのとき端
子Ｂ２に入力される第２のクロツク信号CK２を
CPUクロツクとして出力する。
第２図は、上記第１図に示される回路の動作を
示すタイミング図であつて、第２図１は、第１の
クロツク信号CK１を、また第２図２は、該第１
のクロツク信号とは非同期の第２のクロツク信号
CK２をを示す。また第２図３は、切替信号
CNTLを示すもので、該切替信号CNTLがロウ
レベルからハイレベルになるタイミングは該第１
のクロツク信号CK１の立下りに同期している。
その理由は、該信号CNTLの切替はCPUが行つ
ており、該CPUはそれまで該第１のクロツク信
号CK１に同期して駆動されているからである。
示すタイミング図であつて、第２図１は、第１の
クロツク信号CK１を、また第２図２は、該第１
のクロツク信号とは非同期の第２のクロツク信号
CK２をを示す。また第２図３は、切替信号
CNTLを示すもので、該切替信号CNTLがロウ
レベルからハイレベルになるタイミングは該第１
のクロツク信号CK１の立下りに同期している。
その理由は、該信号CNTLの切替はCPUが行つ
ており、該CPUはそれまで該第１のクロツク信
号CK１に同期して駆動されているからである。
ここで第４図は、本発明の対象とするクロツク
信号選択回路ＳとCPUとの関係を示すもので、
該CPUにバスを介してアクセスできるレジスタ
（ラツチ）Ｒの出力側から該選択回路Ｓに切替信
号CNTLが供給され、その出力側から該信号
CNTLに応じて所定のクロツク信号CK１又は
CK２が該CPUに供給される。なおMCはマイク
ロコンピユータチツプを示す。同様にして該切替
信号CNTLがハイレベルからロウレベルになる
タイミングは該第２のクロツク信号CK２の立下
りに同期している。第２図４は、上記同期化回路
１の出力信号（端子Ｇ１の電位）を示すもので、
上述したように該切替信号CNTLがハイレベル
になるとすぐにロウレベルになるが、該切替信号
のCNTLがロウレベルになると第１のクロツク
信号CK１の次の立下りを待つてハイレベルにな
る。また第２図５は、上記同期化回路２の出力信
号（端子Ｇ２の電位）を示すもので、上述したよ
うに該切替信号CNTLがハイレベルになると第
２のクロツク信号CK２の次の立下りを待つてハ
イレベルとなり、該切替信号CNTLがロウレベ
ルとなるとすぐにロウレベルとなる。
信号選択回路ＳとCPUとの関係を示すもので、
該CPUにバスを介してアクセスできるレジスタ
（ラツチ）Ｒの出力側から該選択回路Ｓに切替信
号CNTLが供給され、その出力側から該信号
CNTLに応じて所定のクロツク信号CK１又は
CK２が該CPUに供給される。なおMCはマイク
ロコンピユータチツプを示す。同様にして該切替
信号CNTLがハイレベルからロウレベルになる
タイミングは該第２のクロツク信号CK２の立下
りに同期している。第２図４は、上記同期化回路
１の出力信号（端子Ｇ１の電位）を示すもので、
上述したように該切替信号CNTLがハイレベル
になるとすぐにロウレベルになるが、該切替信号
のCNTLがロウレベルになると第１のクロツク
信号CK１の次の立下りを待つてハイレベルにな
る。また第２図５は、上記同期化回路２の出力信
号（端子Ｇ２の電位）を示すもので、上述したよ
うに該切替信号CNTLがハイレベルになると第
２のクロツク信号CK２の次の立下りを待つてハ
イレベルとなり、該切替信号CNTLがロウレベ
ルとなるとすぐにロウレベルとなる。
更に第２図６はセレクタ４から出力される
CPUクロツクを示すもので、第２図４に示され
る同期化回路１の出力信号（端子Ｇ１の電位）が
ハイレベルのとき第１のクロツク信号CK１が
CPUクロツクとされ、また第２図５に示される
同期化回路２の出力信号（端子Ｇ２の電位）がハ
イレベルのとき第２のクロツク信号CK２がCPU
クロツクとされる。
CPUクロツクを示すもので、第２図４に示され
る同期化回路１の出力信号（端子Ｇ１の電位）が
ハイレベルのとき第１のクロツク信号CK１が
CPUクロツクとされ、また第２図５に示される
同期化回路２の出力信号（端子Ｇ２の電位）がハ
イレベルのとき第２のクロツク信号CK２がCPU
クロツクとされる。
ここで該切替信号CNTLがロウレベルからハ
イレベルに変化するとき、第２図４に示される同
期化回路１の出力信号はすぐにロウレベルとなる
が、第２図５に示される同期化回路２の出力信号
は第２のクロツク信号CK２の立下りを待つてハ
イレベルとなるため、その間は該同期化回路１お
よび２の出力信号はともにロウレベルを保持し、
したがつてその間該セレクタ４からからは何等の
出力をも生じない。すなわち第２図４および５に
示される同期化回路１および２の出力信号がとも
にロウレベルである期間は所謂ヒゲを除去する
ためのデツドサイクルであつて、この間に点線Ｎ
１で示されるような不定長パルス（ヒゲ）を発生
することがなくなる。
イレベルに変化するとき、第２図４に示される同
期化回路１の出力信号はすぐにロウレベルとなる
が、第２図５に示される同期化回路２の出力信号
は第２のクロツク信号CK２の立下りを待つてハ
イレベルとなるため、その間は該同期化回路１お
よび２の出力信号はともにロウレベルを保持し、
したがつてその間該セレクタ４からからは何等の
出力をも生じない。すなわち第２図４および５に
示される同期化回路１および２の出力信号がとも
にロウレベルである期間は所謂ヒゲを除去する
ためのデツドサイクルであつて、この間に点線Ｎ
１で示されるような不定長パルス（ヒゲ）を発生
することがなくなる。
同様にして切替信号がハイレベルからロウレベ
ルに変化するときも、第１のクロツク信号CK１
の次の立下り時まで該同期化回路１および２の出
力信号はともにロウレベルを保持し（期間）、
この間に点線Ｎ２で示されるような不定長パルス
を発生することが防止される。
ルに変化するときも、第１のクロツク信号CK１
の次の立下り時まで該同期化回路１および２の出
力信号はともにロウレベルを保持し（期間）、
この間に点線Ｎ２で示されるような不定長パルス
を発生することが防止される。
第３図は、第１図に示されるクロツク信号選択
回路の具体的実施例を示すもので、上記同期化回
路１は、ラツチ回路１１および１２、ノアゲート
１３、インバータ１４および１５により構成さ
れ、該ラツチ回路１１のＤ端子とノアゲート１３
の一方の入力端子に切替信号CNTLが入力され
るとともにクロツク信号CK１が所定のインバー
タ１４，１５を介して該ラツチ回路１１および１
２のＣ端子およびCX端子に供給される。またラ
ツチ回路１２のＱ出力が該ノアゲート１３の他方
の入力端子に入力されるとともに、その出力端子
から該同期化回路１のＧ１出力がとり出される。
回路の具体的実施例を示すもので、上記同期化回
路１は、ラツチ回路１１および１２、ノアゲート
１３、インバータ１４および１５により構成さ
れ、該ラツチ回路１１のＤ端子とノアゲート１３
の一方の入力端子に切替信号CNTLが入力され
るとともにクロツク信号CK１が所定のインバー
タ１４，１５を介して該ラツチ回路１１および１
２のＣ端子およびCX端子に供給される。またラ
ツチ回路１２のＱ出力が該ノアゲート１３の他方
の入力端子に入力されるとともに、その出力端子
から該同期化回路１のＧ１出力がとり出される。
また同期化回路２は、ラツチ回路２１および２
２、ノアゲート２３、インバータ２４および２５
により構成され、該ラツチ回路２１のＤ端子とノ
アゲート２３の一方の入力端子に切替信号
CNTLがインバータ３を介して入力されるとと
もにクロツク信号CK２が所定のインバータ２４，
２５を介して該ラツチ回路２１，２２のＣ端子お
よびCX端子に供給される。またラツチ回路２２
のＱ出力が該ノアゲート２３の他方の入力端子に
入力されるとともに、その出力端子から該同期化
回路２のＧ２出力がとり出される。
２、ノアゲート２３、インバータ２４および２５
により構成され、該ラツチ回路２１のＤ端子とノ
アゲート２３の一方の入力端子に切替信号
CNTLがインバータ３を介して入力されるとと
もにクロツク信号CK２が所定のインバータ２４，
２５を介して該ラツチ回路２１，２２のＣ端子お
よびCX端子に供給される。またラツチ回路２２
のＱ出力が該ノアゲート２３の他方の入力端子に
入力されるとともに、その出力端子から該同期化
回路２のＧ２出力がとり出される。
またセレクタ４は、クロツク信号CK１および
上記Ｇ１出力が入力されるアンドゲート４１と、
クロツク信号CK２および上記Ｇ２出力が入力さ
れるアンドゲート４２と、該アンドゲート４１，
４２の各出力が入力されるオアゲート４３とから
構成され、その出力側からCPUクロツクがとり
出される。
上記Ｇ１出力が入力されるアンドゲート４１と、
クロツク信号CK２および上記Ｇ２出力が入力さ
れるアンドゲート４２と、該アンドゲート４１，
４２の各出力が入力されるオアゲート４３とから
構成され、その出力側からCPUクロツクがとり
出される。
いま切替信号CNTLがロウレベルのとき（第
２図の期間）では、該ノアゲート１３の各入力
はともにロウレベルであり、したがつてＧ１出力
はハイレベルとなる。一方、該ノアゲート２３の
各入力はともにハイレベルであり、したがつてＧ
２出力はロウレベルとなる。したがつてセレクタ
４においては、アンドゲート４１、オアゲート４
３を通してクロツク信号CK１がCPUクロツクと
してとり出される。
２図の期間）では、該ノアゲート１３の各入力
はともにロウレベルであり、したがつてＧ１出力
はハイレベルとなる。一方、該ノアゲート２３の
各入力はともにハイレベルであり、したがつてＧ
２出力はロウレベルとなる。したがつてセレクタ
４においては、アンドゲート４１、オアゲート４
３を通してクロツク信号CK１がCPUクロツクと
してとり出される。
次に該切替信号がロウレベルからハイレベルに
切替つた直後（第２図の期間）では、該ラツチ
回路１２からノアゲート１３への入力は以前のレ
ベル（この場合ロウレベル）のままであり、一
方、該ノアゲート１３の他方の入力はハイレベル
となるため、該Ｇ１出力はロウレベルに切替る。
一方、該ラツチ回路２２からノアゲート２３への
入力は以前のレベル（この場合ハイレベル）のま
まであり、一方、該ノアゲート２３の他方の入力
はロウレベルとなるため、該Ｇ２出力はロウレベ
ルのままである。このようにＧ１出力およびＧ２
出力がともにロウレベルとなるためセレクタ４内
のオアゲート４３の出力側はロウレベルに固定さ
れる。
切替つた直後（第２図の期間）では、該ラツチ
回路１２からノアゲート１３への入力は以前のレ
ベル（この場合ロウレベル）のままであり、一
方、該ノアゲート１３の他方の入力はハイレベル
となるため、該Ｇ１出力はロウレベルに切替る。
一方、該ラツチ回路２２からノアゲート２３への
入力は以前のレベル（この場合ハイレベル）のま
まであり、一方、該ノアゲート２３の他方の入力
はロウレベルとなるため、該Ｇ２出力はロウレベ
ルのままである。このようにＧ１出力およびＧ２
出力がともにロウレベルとなるためセレクタ４内
のオアゲート４３の出力側はロウレベルに固定さ
れる。
次に該切替信号がハイレベルの状態で所定時間
経過すると（クロツク信号が１個以上入ると）、
該ラツチ回路１２からノアゲート１３への入力は
ハイレベルに切替り、一方、該ラツチ回路２２か
らノアゲート２３への入力はロウレベルに切替
る。すなわちノアゲート１３の各入力はともにハ
イレベルとなつてＧ１出力はロウレベルであり、
一方、ノアゲート２３の各入力はともにロウレベ
ルとなつてＧ２出力はハイレベルに切替る。この
期間は第２図の期間に相当する。このときセレ
クタ４においては、アンドゲート４２、オアゲー
ト４３を通してクロツク信号CK２がCPUクロツ
クとしてとり出される。
経過すると（クロツク信号が１個以上入ると）、
該ラツチ回路１２からノアゲート１３への入力は
ハイレベルに切替り、一方、該ラツチ回路２２か
らノアゲート２３への入力はロウレベルに切替
る。すなわちノアゲート１３の各入力はともにハ
イレベルとなつてＧ１出力はロウレベルであり、
一方、ノアゲート２３の各入力はともにロウレベ
ルとなつてＧ２出力はハイレベルに切替る。この
期間は第２図の期間に相当する。このときセレ
クタ４においては、アンドゲート４２、オアゲー
ト４３を通してクロツク信号CK２がCPUクロツ
クとしてとり出される。
更に該切替信号がハイレベルからロウレベルに
切替つた直後（第２図の期間）では、該ラツチ
回路１２からノアゲート１３への入力は以前のレ
ベル（この場合ハイレベル）のままであり、一
方、該ノアゲート１３の他方の入力はロウレベル
となるため、該Ｇ１出力はロウレベルのままであ
る。一方、該ラツチ回路２２からノアゲート２３
への入力は以前のレベル（この場合ロウレベル）
のままであり、一方、該ノアゲート２３の他方の
入力はハイレベルとなるため、該Ｇ２出力はロウ
レベルに切替る。
切替つた直後（第２図の期間）では、該ラツチ
回路１２からノアゲート１３への入力は以前のレ
ベル（この場合ハイレベル）のままであり、一
方、該ノアゲート１３の他方の入力はロウレベル
となるため、該Ｇ１出力はロウレベルのままであ
る。一方、該ラツチ回路２２からノアゲート２３
への入力は以前のレベル（この場合ロウレベル）
のままであり、一方、該ノアゲート２３の他方の
入力はハイレベルとなるため、該Ｇ２出力はロウ
レベルに切替る。
このようにＧ１出力およびＧ２出力がともにロ
ウレベルとなるため、上記オアゲート４３の出力
側はロウレベルに固定される。
ウレベルとなるため、上記オアゲート４３の出力
側はロウレベルに固定される。
そして該切替信号がロウレベルの状態で所定時
間経過すると（クロツク信号が１個以上入ると）、
Ｇ１出力がハイレベルに切替つて再びクロツク信
号CK１がCPUクロツクとしてとり出されること
になる。
間経過すると（クロツク信号が１個以上入ると）、
Ｇ１出力がハイレベルに切替つて再びクロツク信
号CK１がCPUクロツクとしてとり出されること
になる。
なお各同期化回路１および２内にそれぞれ２個
のラツチ回路１１，１２および２，２２を設ける
ことによつて、上記クロツク信号CK１およびCK
２の立下りが接近したときにおいても、該Ｇ１出
力およびＧ２出力に不定長パルスを生ずる（した
がつてCPUクロツクに不定長パルスを生ずるこ
とが確実に防止できる。
のラツチ回路１１，１２および２，２２を設ける
ことによつて、上記クロツク信号CK１およびCK
２の立下りが接近したときにおいても、該Ｇ１出
力およびＧ２出力に不定長パルスを生ずる（した
がつてCPUクロツクに不定長パルスを生ずるこ
とが確実に防止できる。
このようにしてクロツク信号切替時に該CPU
クロツクに不定長パルス（ヒゲ）を生ずることが
確実に阻止されるので、該CPUを特殊な状態
（例えばパワーダウンあるいはリセツト状態）に
することはなく、該CPUをランニングしたまま
で該切替信号CNTLのレベル切替を行うことが
できる。
クロツクに不定長パルス（ヒゲ）を生ずることが
確実に阻止されるので、該CPUを特殊な状態
（例えばパワーダウンあるいはリセツト状態）に
することはなく、該CPUをランニングしたまま
で該切替信号CNTLのレベル切替を行うことが
できる。
本発明によればクロツク信号切替時における不
定長パルスの発生を確実に阻止することができる
ので、CPUクロツクを切替える場合にも該CPU
をランニングしたままでその切替を行うことがで
きる。
定長パルスの発生を確実に阻止することができる
ので、CPUクロツクを切替える場合にも該CPU
をランニングしたままでその切替を行うことがで
きる。
第１図は、本発明の１実施例としてのクロツク
信号選択回路の全体構成図、第２図は、第１図に
示されるクロツク信号選択回路の動作を示すタイ
ミング図である。第３図は、第１図のクロツク信
号選択回路の具体的実施例を示す回路図、第４図
は、第１図のクロツク信号選択回路とCPUとの
関係を示す図である。 符号の説明、１，２……同期化回路、３……イ
ンバータ、４……セレクタ、CNTL……切替信
号、CK１，CK２……クロツク信号。
信号選択回路の全体構成図、第２図は、第１図に
示されるクロツク信号選択回路の動作を示すタイ
ミング図である。第３図は、第１図のクロツク信
号選択回路の具体的実施例を示す回路図、第４図
は、第１図のクロツク信号選択回路とCPUとの
関係を示す図である。 符号の説明、１，２……同期化回路、３……イ
ンバータ、４……セレクタ、CNTL……切替信
号、CK１，CK２……クロツク信号。
Claims (1)
- 【特許請求の範囲】 １ 互に非同期の第１および第２のクロツク信号
を切替えて使用するマイクロコンピユータが有す
るクロツク信号選択回路であつて、 該第１および第２のクロツク信号の立下りに同
期して交互にレベル反転する第１の切替信号と該
第１のクロツク信号とが入力される第１の同期化
回路と、 該第１の切替信号をレベル反転した第２の切替
信号と該第２のクロツク信号とが入力される第２
の同期化回路と、 該第１および第２の同期化回路の出力に応じて
該第１および第２のクロツク信号を選択的に切替
えて出力するセレクタ回路とをそなえ、 該第１の同期化回路は、該第１の切替信号が該
第１のクロツク信号の立下りに応じて一方のレベ
ル側に反転したときに直ちに該第１のクロツク信
号の出力を禁止する信号を該セレクタ回路に出力
するとともに、該第１の切替信号が該第２のクロ
ツク信号の立下りに応じて他方のレベル側に反転
したときには該第１のクロツク信号の次の立下り
時まで待つて該第１のクロツク信号の出力を許可
する信号を該セレクタ回路に出力する手段を有
し、 該第２の同期化回路は、該第２の切替信号が該
第２のクロツク信号の立下りに応じて一方のレベ
ル側に反転したときに直ちに該第２のクロツク信
号の出力を禁止する信号を該セレクタ回路に出力
するとともに、該第２の切替信号が該第１のクロ
ツク信号の立下りに応じて他方のレベル側に反転
したときには該第２のクロツク信号の次の立下り
時まで待つて該第２のクロツク信号の出力を許可
する信号を該セレクタ回路に出力する手段を有し
ていることを特徴とするクロツク信号選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061129A JPS63228312A (ja) | 1987-03-18 | 1987-03-18 | クロツク信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061129A JPS63228312A (ja) | 1987-03-18 | 1987-03-18 | クロツク信号選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228312A JPS63228312A (ja) | 1988-09-22 |
| JPH056205B2 true JPH056205B2 (ja) | 1993-01-26 |
Family
ID=13162159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061129A Granted JPS63228312A (ja) | 1987-03-18 | 1987-03-18 | クロツク信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228312A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04305719A (ja) * | 1991-01-10 | 1992-10-28 | Nec Corp | クロック信号切換え回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175380A (ja) * | 1984-09-20 | 1986-04-17 | 三菱電機株式会社 | クロツク切換回路 |
| JPS61128729U (ja) * | 1985-01-29 | 1986-08-12 | ||
| JPS61285523A (ja) * | 1985-06-13 | 1986-12-16 | Canon Inc | クロツク切換回路 |
-
1987
- 1987-03-18 JP JP62061129A patent/JPS63228312A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228312A (ja) | 1988-09-22 |
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