JPS6348007A - フリツプフロツプ - Google Patents
フリツプフロツプInfo
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- JPS6348007A JPS6348007A JP61191616A JP19161686A JPS6348007A JP S6348007 A JPS6348007 A JP S6348007A JP 61191616 A JP61191616 A JP 61191616A JP 19161686 A JP19161686 A JP 19161686A JP S6348007 A JPS6348007 A JP S6348007A
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- JP
- Japan
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- input terminal
- data
- flip
- hold
- flop
- Prior art date
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- Granted
Links
- 230000003068 static effect Effects 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップに関し、特に信号の伝搬遅延
時間の小さいフリップフロップに関する。
時間の小さいフリップフロップに関する。
従来、スタティック型のフリップフロップとして第５図
に示すように、２つのインバータ２１゜２２と２つのス
イッチ２３．２４とで構成したものがある。このフリッ
プフロップでは、ランチ入力端子２６の入力によりスイ
ッチ２３を動作させてデータ入力端子２５の信号を読み
込み、ホールド入力端子２７の入力によりスイッチ２４
を動作させてデータのホールドを行うように構成されて
いる。
に示すように、２つのインバータ２１゜２２と２つのス
イッチ２３．２４とで構成したものがある。このフリッ
プフロップでは、ランチ入力端子２６の入力によりスイ
ッチ２３を動作させてデータ入力端子２５の信号を読み
込み、ホールド入力端子２７の入力によりスイッチ２４
を動作させてデータのホールドを行うように構成されて
いる。
また、ダイナミック型のものとしては、第６図のように
１つのインバータ３１と、１つのスイッチ３２とで構成
したものがあり、ランチ入力端子３５の入力で動作され
るスイッチ３２によりデータ入力端子３４の信号を読み
込み、インバータ３１の入力容量によって情報のホール
ドを行うように構成されている。このホールド情報はホ
ールド入力端子３６により動作されるスイッチ３３によ
り後段のフリップフロップにホールドされる。
１つのインバータ３１と、１つのスイッチ３２とで構成
したものがあり、ランチ入力端子３５の入力で動作され
るスイッチ３２によりデータ入力端子３４の信号を読み
込み、インバータ３１の入力容量によって情報のホール
ドを行うように構成されている。このホールド情報はホ
ールド入力端子３６により動作されるスイッチ３３によ
り後段のフリップフロップにホールドされる。
上述した従来のフリップフロップにおいて、第５図の構
成のフリップフロップでは、２つのインバータ２１．２
２によってデータをホールドしてスタティック動作を行
っているため、第４図（ｂ）にタイムチャートを示すよ
うに、フリップフロップの遅延時間がインバータの２段
分と大きくなるという問題がある。
成のフリップフロップでは、２つのインバータ２１．２
２によってデータをホールドしてスタティック動作を行
っているため、第４図（ｂ）にタイムチャートを示すよ
うに、フリップフロップの遅延時間がインバータの２段
分と大きくなるという問題がある。
また、第６図の構成のフリップフロップでは・遅延時間
はインバータの１段分であるが、ダイナミック動作であ
るために情報の消失等の問題が生じるとともに、低周波
動作が不能になるという問題がある。
はインバータの１段分であるが、ダイナミック動作であ
るために情報の消失等の問題が生じるとともに、低周波
動作が不能になるという問題がある。
本発明のフリップフロップは、スタティック動作を行う
一方で遅延時間の短縮を達成することを可能とするもの
である。
一方で遅延時間の短縮を達成することを可能とするもの
である。
本発明のフリップフロップは、夫々がデータ入力端子と
データ出力端子に接続された２個のインバータをたすき
がけ状に接続するとともに、前記各インバータとデータ
入力端子との間にラッチ入力に連動して開閉するラッチ
スイッチを介装し、また前記たすきがけ接続部にホール
ド入力に連動して開閉するホールドスイッチを介装した
構成としている。
データ出力端子に接続された２個のインバータをたすき
がけ状に接続するとともに、前記各インバータとデータ
入力端子との間にラッチ入力に連動して開閉するラッチ
スイッチを介装し、また前記たすきがけ接続部にホール
ド入力に連動して開閉するホールドスイッチを介装した
構成としている。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の基本回路図である。
このフリップフロップは２つのインバータ１．２と、夫
々連動してオン・オフ動作されるスイッチ３．４及び５
．６で構成している。−のインバータ１には正相データ
入力端子７を接続し、他のインバータ２には逆相データ
入力端子８を接続している。そして、これら入力端子７
，８と各インバータ１，２の間にはラッチスイッチとし
ての前記スイッチ３，４を夫々介装している。また、各
インバータ１．２の出力側は互いに他のインバータ２．
１の入力側にたすきがけ状に接続し、この接読部に夫々
ホールドスイッチとしての前記スイッチ５，６を介装し
ている。
々連動してオン・オフ動作されるスイッチ３．４及び５
．６で構成している。−のインバータ１には正相データ
入力端子７を接続し、他のインバータ２には逆相データ
入力端子８を接続している。そして、これら入力端子７
，８と各インバータ１，２の間にはラッチスイッチとし
ての前記スイッチ３，４を夫々介装している。また、各
インバータ１．２の出力側は互いに他のインバータ２．
１の入力側にたすきがけ状に接続し、この接読部に夫々
ホールドスイッチとしての前記スイッチ５，６を介装し
ている。
前記スイッチ３，４はラッチ入力端子９の入力により開
閉動作され、またスイッチ５，６はホールド入力端子１
０の入力により開閉動作されるように構成している。な
お、１１．１２は正相、逆相の各データ出力端子である
。
閉動作され、またスイッチ５，６はホールド入力端子１
０の入力により開閉動作されるように構成している。な
お、１１．１２は正相、逆相の各データ出力端子である
。
この構成によれば、ラッチ入力端子９がハイレベルのと
きスイッチ３，４がオンされてデータ入力端子７．８の
情報を夫々インバータ１． ２に入力させ、これを反転
して正相、逆相の各データ端子１１．１２に出力する。
きスイッチ３，４がオンされてデータ入力端子７．８の
情報を夫々インバータ１． ２に入力させ、これを反転
して正相、逆相の各データ端子１１．１２に出力する。
また、ホールド入力端子１０がハイレベルのときにはス
イッチ５．６がオンし正相、逆相データ出力をホールド
することになる。
イッチ５．６がオンし正相、逆相データ出力をホールド
することになる。
したがって、このフリップフロップによれば、スタティ
ック動作でデータのホールドを行うので、情報の消失等
の問題が生じることはなく、しかも低周波動作を行わせ
ることができる。また、このフリップフロップでは、第
４図（ａ）のように、ラッチ入力に対する出力の遅延時
間はインバータ１．２の１段分で済み、遅延時間の縮小
を達成できる。
ック動作でデータのホールドを行うので、情報の消失等
の問題が生じることはなく、しかも低周波動作を行わせ
ることができる。また、このフリップフロップでは、第
４図（ａ）のように、ラッチ入力に対する出力の遅延時
間はインバータ１．２の１段分で済み、遅延時間の縮小
を達成できる。
第２図は前記基本構成のフリップフロップを２個用いて
マスタースレイブ型のフリップフロップを構成した例で
ある。図中、第１図に対応する部分には同一符号を付し
である。
マスタースレイブ型のフリップフロップを構成した例で
ある。図中、第１図に対応する部分には同一符号を付し
である。
このフリップフロップは、出力を反転して帰還させるこ
とによりＴフリップフロップの１／２分周器を構成した
ことになる。
とによりＴフリップフロップの１／２分周器を構成した
ことになる。
第３図は、更に他の応用例として、データ入力端子を２
人力とした例である。すなわち、１つのノアゲート１３
と、１つのナントゲート１４の夫々にスイッチ３ａ、３
ｂ及び４ａ、４ｂを介して２つの正相データ入力端子７
ａ、７ｂ及び逆用入力端子３ａ、１３ｂを接続するとと
もに、ノアゲート１３とナントゲート１４とをたすきが
けに接続し、この間にスイッチ５ａ、５ｂ及び６ａ、６
ｂを接続したものである。前記スイッチ３ａ、３ｂ。
人力とした例である。すなわち、１つのノアゲート１３
と、１つのナントゲート１４の夫々にスイッチ３ａ、３
ｂ及び４ａ、４ｂを介して２つの正相データ入力端子７
ａ、７ｂ及び逆用入力端子３ａ、１３ｂを接続するとと
もに、ノアゲート１３とナントゲート１４とをたすきが
けに接続し、この間にスイッチ５ａ、５ｂ及び６ａ、６
ｂを接続したものである。前記スイッチ３ａ、３ｂ。
４ａ、４ｂはラッチ入力端子９の信号により動作され、
スイッチ５ａ、５ｂ、６ａ、６ｂはホールド入力端子１
０の信号により動作される。
スイッチ５ａ、５ｂ、６ａ、６ｂはホールド入力端子１
０の信号により動作される。
このフリップフロップによれば、正相データ入力端子７
ａ、７ｂに夫々正相データ入力を印加し、逆相データ人
力８ａ、８ｂに夫々逆相データ入力を印加することによ
り、出力端子１１にはナンド出力、端子１２にはノア出
力を得ることができる。
ａ、７ｂに夫々正相データ入力を印加し、逆相データ人
力８ａ、８ｂに夫々逆相データ入力を印加することによ
り、出力端子１１にはナンド出力、端子１２にはノア出
力を得ることができる。
なお、前記ノアゲート１３及びナントゲート１４は、オ
アゲート、アンドゲートの後にインバータを接続するこ
とにより構成できることは言うまでもない。
アゲート、アンドゲートの後にインバータを接続するこ
とにより構成できることは言うまでもない。
以上説明したように本発明は、夫々がデータ入力端子と
データ出力端子に接続された２個のインバータをたすき
がけ状に接続するとともに、前記各インバータとデータ
入力端子との間にラッチ入力に連動して開閉するラッチ
スイッチを介装し、また前記たすきがけ接続部にホール
ド入力に連動して開閉するホールドスイッチを介装した
構成としているので、スタティック動作でありながら遅
延時間がインバータの１段分であり、情報の消失等の問
題を解消できるとともに低周波動作を可能とし、かつ高
速で安定な動作を実現することができる。
データ出力端子に接続された２個のインバータをたすき
がけ状に接続するとともに、前記各インバータとデータ
入力端子との間にラッチ入力に連動して開閉するラッチ
スイッチを介装し、また前記たすきがけ接続部にホール
ド入力に連動して開閉するホールドスイッチを介装した
構成としているので、スタティック動作でありながら遅
延時間がインバータの１段分であり、情報の消失等の問
題を解消できるとともに低周波動作を可能とし、かつ高
速で安定な動作を実現することができる。
第１図は本発明の基本回路の回路構成図、第２図はその
第１の応用例の回路構成図、第３図は第２の応用例の回
路構成図、第４図（ａ）、 （ｂ）は夫々本発明、従
来の各動作を説明するためのタイムチャート図、第５図
は従来の回路構成図、第６図は従来の他の回路構成図で
ある。 １．２・・・インバータ、３〜６・・・スイッチ、７・
・・正相データ入力端子、８・・・逆相データ入力端子
、９・・・ラッチ入力端子、１０・・・ホールド入力端
子、１１・・・正相データ出力端子、１２・・・逆相デ
ータ出力端子、１３・・・ノアゲート、１４・・・ナン
トゲート、２１．２２・・・インバータ、２３．２４・
・・スイッチ、２５・・・データ入力端子、２６・・・
ラッチ入力端子、２７・・・ホールド入力端子、３１・
・・インバータ、３２．３３・・・スイッチ、３４・・
・データ入力端子、３５・・・ランチ入力端子、３６・
・・ホールド入力端子。 １ インバ−ク ラッ４づに力２餅ト・ｆ・−ｊレト”Ｘ力量ツ（ト第２
図 第３図 第４図（ａ） 第５図 第６図
第１の応用例の回路構成図、第３図は第２の応用例の回
路構成図、第４図（ａ）、 （ｂ）は夫々本発明、従
来の各動作を説明するためのタイムチャート図、第５図
は従来の回路構成図、第６図は従来の他の回路構成図で
ある。 １．２・・・インバータ、３〜６・・・スイッチ、７・
・・正相データ入力端子、８・・・逆相データ入力端子
、９・・・ラッチ入力端子、１０・・・ホールド入力端
子、１１・・・正相データ出力端子、１２・・・逆相デ
ータ出力端子、１３・・・ノアゲート、１４・・・ナン
トゲート、２１．２２・・・インバータ、２３．２４・
・・スイッチ、２５・・・データ入力端子、２６・・・
ラッチ入力端子、２７・・・ホールド入力端子、３１・
・・インバータ、３２．３３・・・スイッチ、３４・・
・データ入力端子、３５・・・ランチ入力端子、３６・
・・ホールド入力端子。 １ インバ−ク ラッ４づに力２餅ト・ｆ・−ｊレト”Ｘ力量ツ（ト第２
図 第３図 第４図（ａ） 第５図 第６図
Claims (1)
- （１）夫々がデータ入力端子とデータ出力端子に接続さ
れた２個のインバータをたすきがけ状に接続するととも
に、前記各インバータとデータ入力端子との間にラッチ
スイッチを介装し、また前記たすきがけ接続部にホール
ドスイッチを介装し、前記ラッチスイッチをラッチ入力
に連動して開閉させ、前記ホールドスイッチをホールド
入力に連動して開閉させるように構成したことを特徴と
するフリップフロップ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191616A JP2689416B2 (ja) | 1986-08-18 | 1986-08-18 | フリツプフロツプ |
| US07/081,877 US4797576A (en) | 1986-08-18 | 1987-08-05 | Flip-flop circuit with short propagation delay |
| AU76761/87A AU586396B2 (en) | 1986-08-18 | 1987-08-11 | Flip-flop circuit with short propagation delay |
| CA000544300A CA1266517A (en) | 1986-08-18 | 1987-08-12 | Flip-flop circuit |
| EP87307174A EP0256861B1 (en) | 1986-08-18 | 1987-08-13 | Flip-flop circuit |
| DE8787307174T DE3784407T2 (de) | 1986-08-18 | 1987-08-13 | Flipflop-schaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191616A JP2689416B2 (ja) | 1986-08-18 | 1986-08-18 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348007A true JPS6348007A (ja) | 1988-02-29 |
| JP2689416B2 JP2689416B2 (ja) | 1997-12-10 |
Family
ID=16277597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191616A Expired - Lifetime JP2689416B2 (ja) | 1986-08-18 | 1986-08-18 | フリツプフロツプ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4797576A (ja) |
| EP (1) | EP0256861B1 (ja) |
| JP (1) | JP2689416B2 (ja) |
| AU (1) | AU586396B2 (ja) |
| CA (1) | CA1266517A (ja) |
| DE (1) | DE3784407T2 (ja) |
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| KR102081792B1 (ko) | 2011-05-19 | 2020-02-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 연산회로 및 연산회로의 구동방법 |
| TWI570730B (zh) | 2011-05-20 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
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| TWI618075B (zh) | 2012-11-06 | 2018-03-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其驅動方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234018A (ja) * | 1988-07-25 | 1990-02-05 | Oki Electric Ind Co Ltd | フリップフロップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1266517C (en) | 1990-03-06 |
| CA1266517A (en) | 1990-03-06 |
| AU7676187A (en) | 1988-02-25 |
| EP0256861A2 (en) | 1988-02-24 |
| DE3784407T2 (de) | 1993-06-09 |
| EP0256861B1 (en) | 1993-03-03 |
| JP2689416B2 (ja) | 1997-12-10 |
| US4797576A (en) | 1989-01-10 |
| AU586396B2 (en) | 1989-07-06 |
| EP0256861A3 (en) | 1989-07-19 |
| DE3784407D1 (de) | 1993-04-08 |
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