JPH056209B2 - - Google Patents
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- Publication number
- JPH056209B2 JPH056209B2 JP61252196A JP25219686A JPH056209B2 JP H056209 B2 JPH056209 B2 JP H056209B2 JP 61252196 A JP61252196 A JP 61252196A JP 25219686 A JP25219686 A JP 25219686A JP H056209 B2 JPH056209 B2 JP H056209B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- key
- control register
- program
- peripheral devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、パソコンやワープロ等の情報処理装
置におけるリセツト制御回路に関する。
置におけるリセツト制御回路に関する。
(ロ) 従来の技術
特開昭59−3524号公報に開示されているよう
に、一般に、リセツト信号としては、電源投入時
に発生するパワーオンリセツト信号と、パネルに
設けられたリセツトキーの押下時発生するキーリ
セツト信号とが有り、従来の情報処理装置は、第
２図に示すように、これらのリセツト信号のOR
出力を、中央処理装置（以下、CPUと呼ぶ）や
周辺装置の各リセツト端子に供給して、ハードウ
エア的にリセツトをかける構成であつた。
に、一般に、リセツト信号としては、電源投入時
に発生するパワーオンリセツト信号と、パネルに
設けられたリセツトキーの押下時発生するキーリ
セツト信号とが有り、従来の情報処理装置は、第
２図に示すように、これらのリセツト信号のOR
出力を、中央処理装置（以下、CPUと呼ぶ）や
周辺装置の各リセツト端子に供給して、ハードウ
エア的にリセツトをかける構成であつた。
(ハ) 発明が解決しようとする問題点
従来の技術では、ハードウエア的にリセツトさ
れる装置は固定であつたので、ある周辺装置のみ
リセツトすれば十分な状況においても、リセツト
キーを押すと、他の周辺装置及びCPUもリセツ
トされてしまい、このため、リセツトの度に必要
以上の初期設定やデータの入力を行なわなければ
ならないという問題点があつた。
れる装置は固定であつたので、ある周辺装置のみ
リセツトすれば十分な状況においても、リセツト
キーを押すと、他の周辺装置及びCPUもリセツ
トされてしまい、このため、リセツトの度に必要
以上の初期設定やデータの入力を行なわなければ
ならないという問題点があつた。
(ニ) 問題点を解決するための手段
本発明は、中央処理装置と、リセツト端子を有
する複数の周辺装置とを含んで構成される情報処
理装置において、手動操作用のリセツトキーと、
入力端子がデータバスに接続されプログラム中の
命令により内容が書換え可能であつてリセツトす
べき装置を選択する選択情報を保持するための制
御レジスタと、前記リセツトキーの操作により発
生したキーリセツト信号と前記制御レジスタの出
力信号を入力し、前記中央処理装置及び複数の周
辺装置のうち、前記制御レジスタに保持された選
択情報によつて選択される装置のみに、前記キー
リセツト信号を供給する出力回路とを備えたもの
である。
する複数の周辺装置とを含んで構成される情報処
理装置において、手動操作用のリセツトキーと、
入力端子がデータバスに接続されプログラム中の
命令により内容が書換え可能であつてリセツトす
べき装置を選択する選択情報を保持するための制
御レジスタと、前記リセツトキーの操作により発
生したキーリセツト信号と前記制御レジスタの出
力信号を入力し、前記中央処理装置及び複数の周
辺装置のうち、前記制御レジスタに保持された選
択情報によつて選択される装置のみに、前記キー
リセツト信号を供給する出力回路とを備えたもの
である。
(ホ) 作用
本発明では、プログラムによりソフト的に制御
レジスタの内容を書換えられ、この制御レジスタ
の内容に応じた装置のみに、リセツト信号が供給
される。即ち、ハードウエアリセツトをすべき装
置を、ソフト的に選択できるようになる。
レジスタの内容を書換えられ、この制御レジスタ
の内容に応じた装置のみに、リセツト信号が供給
される。即ち、ハードウエアリセツトをすべき装
置を、ソフト的に選択できるようになる。
(ヘ) 実施例
第１図は、本発明の実施例を示すブロツク図で
あり、１はデータバス、２はアドレスバス、３は
CPU、４〜６はFDDやFDC等外部からのリセツ
ト信号を入力するリセツト端子Ｒを備えた周辺装
置１〜周辺装置３，７はリセツトキー８の押下に
応じてキーリセツト信号KRTを発生するキーリ
セツト回路、９は電源投入に応じてパワーオンリ
セツト信号PRTを発生するパワーオンリセツト
回路、１０は遅延回路、１１は複数のリセツト信
号を入力するORゲート、１２は入力端子Ｄがデ
ータバスに接続され、デコーダ１３及びANDゲ
ート１４により生成される書込み信号WRITEを
端子Ｗに入力し、プログラム中の命令によりその
内容が書換え可能な制御レジスタ、１５〜１８は
制御レジスタ１２の各ビツト出力R1〜R4を各々
一端に入力し、他端にORゲート１１からのリセ
ツト信号RTを入力するANDゲートであつて、
各ANDゲート１５〜１８の出力端子は、CPU３
及び周辺装置１，４〜周辺装置３，６の各リセツ
ト端子に接続されている。
あり、１はデータバス、２はアドレスバス、３は
CPU、４〜６はFDDやFDC等外部からのリセツ
ト信号を入力するリセツト端子Ｒを備えた周辺装
置１〜周辺装置３，７はリセツトキー８の押下に
応じてキーリセツト信号KRTを発生するキーリ
セツト回路、９は電源投入に応じてパワーオンリ
セツト信号PRTを発生するパワーオンリセツト
回路、１０は遅延回路、１１は複数のリセツト信
号を入力するORゲート、１２は入力端子Ｄがデ
ータバスに接続され、デコーダ１３及びANDゲ
ート１４により生成される書込み信号WRITEを
端子Ｗに入力し、プログラム中の命令によりその
内容が書換え可能な制御レジスタ、１５〜１８は
制御レジスタ１２の各ビツト出力R1〜R4を各々
一端に入力し、他端にORゲート１１からのリセ
ツト信号RTを入力するANDゲートであつて、
各ANDゲート１５〜１８の出力端子は、CPU３
及び周辺装置１，４〜周辺装置３，６の各リセツ
ト端子に接続されている。
更に、１９はIPL等イニシヤル時に実行すべき
プログラムを記憶したROM、２０はFDD等の外
部装置からロードされるプログラムやデータを記
憶するRAMであり、制御レジスタ１２のプリセ
ツト端子PRには、パワーオンリセツト信号PRT
が入力されている。
プログラムを記憶したROM、２０はFDD等の外
部装置からロードされるプログラムやデータを記
憶するRAMであり、制御レジスタ１２のプリセ
ツト端子PRには、パワーオンリセツト信号PRT
が入力されている。
そこで、先ず、電源が投入されると、制御レジ
スタ１２はパワーオンリセツト信号PRTにより
プリセツトされ、その内容がオール１になると共
に、遅延されたパワーオンリセツト信号が、OR
ゲート１１を介してANDゲート１５〜１８に入
力されるので、ANDゲート１５〜１８の各出力
A1〜A4は全て「１」となり、CPU３及び周辺装
置１，４〜周辺装置ｎ６は全てリセツトされる。
CPU３がリセツトされると、ROM１９中のLPL
が実行されて外部装置からRAM２０へプログラ
ムがロードされる。
スタ１２はパワーオンリセツト信号PRTにより
プリセツトされ、その内容がオール１になると共
に、遅延されたパワーオンリセツト信号が、OR
ゲート１１を介してANDゲート１５〜１８に入
力されるので、ANDゲート１５〜１８の各出力
A1〜A4は全て「１」となり、CPU３及び周辺装
置１，４〜周辺装置ｎ６は全てリセツトされる。
CPU３がリセツトされると、ROM１９中のLPL
が実行されて外部装置からRAM２０へプログラ
ムがロードされる。
ロードされるプログラム上では、第３図に示す
ように、処理Ａ，Ｂ等各処理プログラムの先頭
に、各処理に応じた内容のレジスタ書換え命令が
書かれているとする。例えば、処理Ａの先頭には
制御レジスタ１２を「1100」に書換え、処理Ｂの
先頭には制御レジスタ１２を「0110」に書換える
アウト命令が書かれているとすれば、CPU３が
RAM２０にロードされたプログラムを実行する
と、最初に、CPU３がデータバス１に「1100」
を出力し、制御レジスタ１２のアドレスを指定し
て書込指令Ｒ／Ｗを発するので、書込信号
WRITEが発生して、制御レジスタ１２の内容R1
〜R4は「1100」となる。従つて、処理Ａを実行
中に、オペレータがリセツトキー８を押下する
と、ANDゲート１５〜１８のうち、A1及びA2だ
けが「１」となり、CPU３及び周辺装置１，４
だけがリセツトされる。
ように、処理Ａ，Ｂ等各処理プログラムの先頭
に、各処理に応じた内容のレジスタ書換え命令が
書かれているとする。例えば、処理Ａの先頭には
制御レジスタ１２を「1100」に書換え、処理Ｂの
先頭には制御レジスタ１２を「0110」に書換える
アウト命令が書かれているとすれば、CPU３が
RAM２０にロードされたプログラムを実行する
と、最初に、CPU３がデータバス１に「1100」
を出力し、制御レジスタ１２のアドレスを指定し
て書込指令Ｒ／Ｗを発するので、書込信号
WRITEが発生して、制御レジスタ１２の内容R1
〜R4は「1100」となる。従つて、処理Ａを実行
中に、オペレータがリセツトキー８を押下する
と、ANDゲート１５〜１８のうち、A1及びA2だ
けが「１」となり、CPU３及び周辺装置１，４
だけがリセツトされる。
一方、処理Ａが終了して、処理Ｂに移ると、そ
の先頭では、レジスタ１２の内容R1〜R4が
「0110」に書換えられるので、処理Ｂの実行中に、
オペレータがリセツトキー８を押下すると、
ANDゲート１６及び１７が「１」となるので、
周辺装置１，４及び周辺装置２，５がリセツトさ
れる。
の先頭では、レジスタ１２の内容R1〜R4が
「0110」に書換えられるので、処理Ｂの実行中に、
オペレータがリセツトキー８を押下すると、
ANDゲート１６及び１７が「１」となるので、
周辺装置１，４及び周辺装置２，５がリセツトさ
れる。
このように、プログラムの実行状況に応じて、
同じリセツトキー８を押下しても、異なる装置を
選択してリセツトすることが可能となる。
同じリセツトキー８を押下しても、異なる装置を
選択してリセツトすることが可能となる。
勿論、プログラム毎に制御レジスタ１２の異な
る書換え命令を書込んでおけば、プログラムの種
類に応じて、リセツトすべき装置を選択すること
も可能である。
る書換え命令を書込んでおけば、プログラムの種
類に応じて、リセツトすべき装置を選択すること
も可能である。
ところで、本実施例では、デコーダ２１、
ANDゲート２２、ワンシヨツトマルチ２３より
構成され、CPU３がプログラム中の命令を実行
することにより、リセツト信号SRTを発生する
ソフトリセツト回路２４を備え、このソフトリセ
ツト信号SRTをORゲート１１に入力するように
しているので、RAM２０にロードされるプログ
ラム中に、制御レジスタ１２を書換える命令と、
このソフトリセツト回路２４を駆動させる命令を
連続して書き込んでおけば、ソフト的に、リセツ
トすべき装置を選択すると共に、その装置にリセ
ツトをかけることも可能となる。
ANDゲート２２、ワンシヨツトマルチ２３より
構成され、CPU３がプログラム中の命令を実行
することにより、リセツト信号SRTを発生する
ソフトリセツト回路２４を備え、このソフトリセ
ツト信号SRTをORゲート１１に入力するように
しているので、RAM２０にロードされるプログ
ラム中に、制御レジスタ１２を書換える命令と、
このソフトリセツト回路２４を駆動させる命令を
連続して書き込んでおけば、ソフト的に、リセツ
トすべき装置を選択すると共に、その装置にリセ
ツトをかけることも可能となる。
又、制御レジスタ１２の各ビツトを、CPU及
び周辺装置に１対１に対応させたが、制御レジス
タ１２の出力にデコーダを設け、このデコード出
力を各装置に入力してビツト数を減らしても良
い。
び周辺装置に１対１に対応させたが、制御レジス
タ１２の出力にデコーダを設け、このデコード出
力を各装置に入力してビツト数を減らしても良
い。
(ト) 発明の効果
本発明に依れば、CPU及び複数の周辺装置の
うち、リセツトすべき装置をプログラムによりソ
フト的に選択できるので、プログラムの種類や実
行状況に応じて、必要な装置のみをハードリセツ
トすることが可能となる。
うち、リセツトすべき装置をプログラムによりソ
フト的に選択できるので、プログラムの種類や実
行状況に応じて、必要な装置のみをハードリセツ
トすることが可能となる。
第１図は本発明の実施例の構成を示すブロツク
図、第２図は従来例を示すブロツク図、第３図は
プログラムの一例を示す説明図である。 ３…CPU、４〜６…周辺装置、７…キーリセ
ツト回路、９…パワーオンリセツト回路、１２…
制御レジスタ、１５〜１８…ANDゲート。
図、第２図は従来例を示すブロツク図、第３図は
プログラムの一例を示す説明図である。 ３…CPU、４〜６…周辺装置、７…キーリセ
ツト回路、９…パワーオンリセツト回路、１２…
制御レジスタ、１５〜１８…ANDゲート。
Claims (1)
- １ 中央処理装置と、リセツト端子を有する複数
の周辺装置とを含んで構成される情報処理装置に
おいて、手動操作用のリセツトキーと、入力端子
がデータバスに接続されプログラム中の命令によ
り内容が書換え可能であつてリセツトすべき装置
を選択する選択情報を保持するための制御レジス
タと、前記リセツトキーの操作により発生したキ
ーリセツト信号と前記制御レジスタの出力信号を
入力し、前記中央処理装置及び複数の周辺装置の
うち、前記制御レジスタに保持された選択情報に
よつて選択される装置のみに、前記キーリセツト
信号を供給する出力回路とを備えたことを特徴と
するリセツト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252196A JPS63106027A (ja) | 1986-10-23 | 1986-10-23 | リセツト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252196A JPS63106027A (ja) | 1986-10-23 | 1986-10-23 | リセツト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63106027A JPS63106027A (ja) | 1988-05-11 |
| JPH056209B2 true JPH056209B2 (ja) | 1993-01-26 |
Family
ID=17233839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252196A Granted JPS63106027A (ja) | 1986-10-23 | 1986-10-23 | リセツト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106027A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839326B2 (ja) * | 1979-03-16 | 1983-08-29 | 株式会社東芝 | 初期化方式 |
| JPS61156336A (ja) * | 1984-12-27 | 1986-07-16 | Meidensha Electric Mfg Co Ltd | リセツトアドレス発生回路 |
-
1986
- 1986-10-23 JP JP61252196A patent/JPS63106027A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63106027A (ja) | 1988-05-11 |
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