JPH0562349B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は電子計算機の端末機あるいはビデオ
ゲーム機器等に用いられるデイスプレイコントロ
ーラに係り、特に、一水平走査線上に表示できる
動画パターン数の増加を図つたデイスプレイコン
トローラに関する。 〔従来技術〕 近年、ビデオゲーム機器等の表示装置において
は、動画と静止画とを合わせて表示できるように
なつている。例えば、鳥が飛んでいる動画を表示
する場合、鳥のパターン（このパターンそのもの
は一定である）を８×８画素程度のドツトパター
ンで構成し、これを表示単位として予めメモリに
格納しておき、表示位置を逐次ずらしながら表示
することによつて動画を得ている。また、背景は
静止画として表示しておくことができる。 ところで、従来のデイスプレイコントローラに
おいては、一水平走査線上に表示できる動画パタ
ーンの数が少く（例えば、４パターン）、これが
画面構成上の制約となつていた。 以下、図面を参照してこの理由を説明する。 第１図は、従来のデイスプレイコントローラの
構成を示すブロツク図である。この図において、
１はCPUであり、デイスプレイコントローラ２
を介してCRT表示装置３に所望の画面表示を行
うものである。また、４は各種プログラムおよび
ワークエリア等をCPU１に提供するメモリ、５
はVRAM（ビデオRAM）である。このVRAM５
は、第２図に示すように、静止画パターンをドツ
トパターンの形で記憶する静止画パターンテーブ
ル５ａと、静止画パターンの表示位置を記憶する
静止画制御テーブル５ｂと、各静止画パターンの
カラーコード（４ビツト）を記憶する静止画カラ
ーテーブル５ｃと、動画パターンを記憶する動画
パターンテーブル５ｄと、動画パターンの表示位
置を記憶する動画制御テーブル５ｅとを有してい
る。ここで、前記動画パターンテーブル５ｄは、
第３図イに示すように、８バイ単位で構成された
256個の動画パターンP0，P1，P2…P255からな
り、動画制御テーブル５ｅは、同図ロに示すよう
に、４バイト単位で構成された32のテーブルＣ
０，Ｃ１，Ｃ２…Ｃ３１からなつている。そし
て、各動画制御テーブルCk（ｋ＝０，１…31）に
は、選択された動画パターンPi（ｉ＝０，１，２
…255）の名称（第３バイト目）、この動画パター
ンPiの表示位置のＸ座標（第２バイト目）とＹ座
標（第１バイト目）および動画パターンPiの色を
規定するカラーコードと後述するECビツト（第
４バイト目）が記憶されている。なお、上記表示
位置（Ｘ，Ｙ）は、第４図に示すように、画面の
左上端を原点（０，０）とし、この原点を基準と
して水平右方向の画素数がＸ、垂直下方向の画素
数がＹとなる位置であり、表示される動画パター
ンPiの左上端を指している。 次に、デイスプレイコントローラ２について説
明する。 まず、タイミング信号発生回路６は、基本クロ
ツクを発生し、これに基づいて水平、垂直同期信
号を形成してCRT表示装置３へ供給するととも
に、水平カウンタ７へヘドツトクロツクパルスを
供給する。この水平カウンタ７は、表示画素の水
平方向の表示位置を決めるもので、そのカウント
値NHが１増加する毎に、画素の表示位置が１ド
ツト分右へ移動する。そして、カウント値NH＝
０のとき画面の左端に、NH＝255のとき画面の
右端に画素の表示がなされ、NH＝256〜340の間
は水平非表示期間となる。またカウント値NH＝
340となる毎に垂直カウンタ８へパルスを供給す
る。この垂直カウンタ８は、表示画素の垂直方向
の位置、すなわち、水平走査線の番号を決めるも
ので、そのカウント値NVが１増加する毎に、水
平走査線が１ライン分下へ移動する。そして、カ
ウント値NV＝０のとき画面の最上段に、NV＝
191のとき画面の最下段に画素の表示がなされ、
VH＝192〜261の間は垂直非表示期間となる。 次に、画像データ処理回路９は、インターフエ
ース回路１０を介してCPU１に接続される一方、
VRAM５に接続され、CPU１から供給されるデ
ータをVRAM５内の各テーブルに書き込むとと
もに、書き込まれたデータをCPU１の指令によ
つて読み出し、各種の表示制御を行う。すなわ
ち、静止画表示の場合は、垂直非表示期間に静止
画制御テーブル５ｂに書き込まれた静止画パター
ン名称、表示位置およびカラーコードを表示直前
（８画素分前）に読み出し、これらに基づいて表
示すべきビツトデータを静止画パターンテーブル
５ａから抽出して画像データ処理回路９内のシフ
トレジスタにセツトし、表示位置に来たときにこ
のシフトレジスタを１ビツトずつシフトし、その
出力の“１”／“０”に応じたカラーコードをカ
ラーパレツト１１へ供給する。カラーパレツト１
１は、このカラーコードをＲ（赤）、Ｇ（緑）、Ｂ
（青）の各カラーデータに変換し、DAC（デジタ
ル／アナログ変換器）１２を介してCRT表示装
置３へ表示する。 一方、動画表示は、画像データ処理回路９と動
画処理回路１３…の協同処理によつて行われる。
すなわち、画像データ処理回路９は、CPU１か
らの指令により、垂直非表示期間に、次のフレー
ムで表示する動画パターンPiの名称、表示位置、
カラーコードおよびECビツトを動画制御テーブ
ルCkに順次設定し、各水平走査期間には、この
動画制御テーブルCkのＹ座標を順次チエツクし
て、次の水平走査期間に表示すべき動画パターン
の有無を調べ、表示すべき動画パターンを持つ動
画制御テーブルCkを所定のレジスタへ登録し、
各水平非表示期間には、登録された動画制御テー
ブルCkのＸ座標を動画処理回路１３のＸカウン
タへ転送するとともに、次の水平走査で表示する
１ライン分のドツトデータを動画パターンテーブ
ル５ｄの所定番地（これは、垂直カウンタ８のカ
ウント値NVと動画制御テーブルCkのＹ座標とか
ら求められる）から抽出して、動画処理回路１３
内のパターンシフタへセツトする。こうして、各
動画処理回路１３内のパターンシフタとＸカウン
タには、次の水平走査時に表示される動画パター
ンの１ライン分のドツトデータと、その表示開始
位置Ｘとが順次セツトされていく。また同時に、
各動画パターンのカラーコードも動画制御テーブ
ルCkの第４バイト目から各動画処理回路１３へ
転送される。そして、次の水平走査が開始され、
水平カウンタ７のカウント値NHが１アツプする
毎に各Ｘカウンタの値が１減じられ、この値が０
になつたときに水平カウンタ７のカウントアツプ
と同期してパターンシフタから１ビツトずつ順次
出力され、これがCRT画面上に表示されていく。
この場合、前記出力が“１”信号のときは、動画
処理回路１３からカラーパレツト１２へカラーコ
ードが供給され、これに対応するカラーがDAC
１２を介してCRT画面に表示され、“０”信号の
ときには何も供給されないので画面は背景の色と
なる。 ところで、上述した従来の装置において、動画
パターンの一部が画面の左方に隠れるような場合
には、この動画パターンの表示位置（Ｘ，Ｙ）の
Ｘが負となつてしまい、Ｘカウンタの値を１ずつ
減じていつても０にならず、正しい位置指定がで
きなくなつてしまう。そこで、このような場合に
は、第５図に示すように、画面を所定画素ｍ（例
えばｍ＝32）左方へシフトし、この仮想画面の左
端からＸカウンタのカウントを開始することによ
り、位置（Ｘ，Ｙ）を位置（Ｘ―ｍ，Ｙ）にシフ
トし、これによつて動画を左へｍ画素分シフトし
て表示していた。これを指定するのが上述した動
画制御テーブルCk内のECビツトである。すなわ
ち、ECビツトがオンのときには、Ｘカウンタの
ダウンカウント開始をｍカウント分早め、上記の
処理を行つていた。この方法によれば、上述した
不都合を除きうるものの、Ｘカウンタのダウンカ
ウント開始をシフト数ｍだけ早めなければならな
いので、動画処理回路１３のＸカウンタおよびパ
ターンシフタへのデータセツトも、このカウント
開始までに済ませなければならない。従つて、上
記データセツトに使用できる水平非表示期間内の
時間が、この分だけ減ることになる。例えば、16
×16画素の動画を２倍に拡大して表示する場合を
考えると、シフト数ｍ＝32としなければならず、
この場合、水平非表示期間（これは水平カウンタ
７のカウント値NHで256〜340の85カウント間）
の約1/3以上が上記シフトのために取られてしま
う。この結果、動画処理回路１３へセツトできる
データ数も減つてしまい、一水平走査線上に表示
できる動画の数も少なくなつてしまう。 〔発明の目的〕 この発明は、上述した事情に鑑みてなされたも
ので、その目的とするところは、一水平走査線上
に表示できる動画パターンの数を増したデイスプ
レイコントローラを提供することころにある。 〔発明の特徴〕 この発明は上述した目的を達成するために、表
示画素に対応した速度のドツトクロツクパルスを
カウントする水平カウンタと、表示すべき動画パ
ターンの水平方向の表示開始位置データを記憶す
る表示開始位置指定手段と、前記動画パターンの
一部が画面の左端に隠れる動画パターンであるか
否かを表す特定情報を記憶する記憶手段と、この
記憶手段に記憶された特定情報の内容に従つて水
平走査開始時に所定ビツト数を前記表示開始位置
指定手段が記憶する表示開始位置データに加算し
表示開始ビツトとしてラツチするラツチ手段と、
このラツチ手段の出力をデコードし前記表示開始
ビツトを指定するデコーダと、前記水平カウンタ
の値と前記表示開始位置指定手段の値とが一致し
たときに前記デコーダの出力が指定するビツトか
ら前記動画パターンのドツトデータを順次出力す
るシフトレジスタとを具備し、このシフトレジス
タから出力されるドツトデータに従つて表示を行
うことにより、一部が画面の左端に隠れる動画パ
ターンをも表示可能にしたことを特徴とする。 〔実施例〕 以下、図面に基づいて本発明の実施例を説明す
る。 第６図は、画像データ処理回路９（第１図参
照）の構成を示すブロツク図である。図におい
て、パルスCW（８ビツト）はCPU１からのデー
タ書込用のバス、バスCR（８ビツト）はCPU１
のデータ読込用のバス、バスAH（10ビツト）お
よびAL（８ビツト）はVRAM５のアドレス指定
用バスで、バスAHが上位10ビツト、バスALが
下位８ビツトを指定する。バスVWはVRAM５
へのデータ書込用のバス、バスVRLはVRAM５
からのデータ読出用のバス、バスClrはカラーコ
ードの乗せられるバスであり、第１図に示すカラ
ーパレツト１１に接続されている。 次に、レジスタ群Ｂ１は、各テーブル類の先頭
アドレスを格納するレジスタＢ１ａ〜Ｂ１ｅから
なる。そして、これらのレジスタＢ１ａ〜Ｂ１ｅ
には、静止画制御テーブル５ｂ、静止画カラーテ
ーブル５ｃ、静止画パターンテーブル５ａ、動画
制御テーブル５ｅおよび動画パターンテーブル５
ｄの各先頭アドレスが格納され、バスCWを介し
てCPU１から書き替えられるようになつている。
色情報レジスタＢ２はVRAM５内の静止画カラ
ーテーブルから読み出された２種類の静止画用カ
ラーコードを記憶し、パターンシフタＢ３から出
力される。“１”／“０”信号によつてそのいず
れか一方が選択出力され、カラーバスClrに乗せ
られる。前記パターンシフタＢ３は、バスVRL
を介してVRAM５から読み出された画像データ
を並直列変換するシフトレジスタであり、その出
力“１”／“０”を色情報レジスタＢ２へ供給し
て表示色を決定する。 次に、動画番号カウンタＢ４は、各動画制御テ
ーブルCkの番号（動画番号）ｋと、このテーブ
ルCk内のＹ座標格納アドレス（本実施例では０
バイト目；第３図ロ参照）とを記憶する７ビツト
のカウンタで、上位５ビツトが動画番号ｋを表わ
し、下位２ビツトがＹ，Ｘパターン名称、色情報
のいずれであるかを表わしており、動画テーブル
５ｅをサーチして次の水平走査線で表示すべき動
画を検出するときに、動画番号ｋが順次インクリ
メントされるようになつている。このとき、下位
２ビツトは常に“０”で動画テーブルのＹ座標の
みを示している。このサーチは、表示期間中に、
各動画制御テーブルCkのＹ座標を調査し、これ
と垂直カウンタ８のカウント値NVとを比較して
行い、表示すべき動画が検出されたときには、そ
のときの動画番号カウンタＢ４の内容を動画番号
FIF0，B5に登録する。この場合、動画番号ｋ（０
〜31）の若い順に登録していき、８つまで登録す
るとそれ以降は受けつけない。こうして、水平表
示期間中に、次の水平走査線で表示すべき動画番
号ｋが動画番号FIF0，B5に８つまで登録された
後、水平非表示期間中にこれらが順次読み出さ
れ、動画制御テーブルCkから動画のＹ座標、Ｘ
座標、動画パターンPiの名称、カラーコード、
ECビツトなどを読み出す際のアドレスとなる。
そして、各動画制御テーブルCkから読み出され
たデータが、バスVRLを介して後述する動画処
理回路２０（これは８組設けられている）へ転送
され、セツトされる。なお、動画FIF0，B5に入
れなかつた９番目の動画番号は、レジスタB6へ
登録される。 次に、ALU（演算ユニツト）Ｂ７は、上述した
垂直カウンタ８のカウント値NVとＹ座標との比
較、動画の画像データのアドレス計算等を行い、
その演算結果がステータスＢ８を介してデコーダ
Ｂ９へ供給される。デコーダＢ９は、モードレジ
スタＢ１０の規制のもとに、マイクロプログラム
ROM（以下、μプログラムROMという）Ｂ１１
から供給される命令を解読し、各バスに乗せるデ
ータのシーケンス制御を行うものである。このμ
プログラムROMB１１には、水平カウンタ７、
垂直カウンタ８が接続され、命令の読み出しアド
レスを指定している。 次に、第７図は、動画処理回路２０の構成を示
すブロツク図である。この動画処理回路２０は、
第１図に示す従来の動画処理回路１３に代つて設
けられたもので、本実施例においては８組備えら
れ、その各々がバスVRLを介して画像データ処
理回路９に接続されるとともに、バスClrを介し
てカラーパレツト１１に接続されている。ここ
で、前記バスVRLは、８本のラインVRL０〜
VRL７からなり、これらのラインVRLj（ｊ＝０，
１…７）は、インバータINVを介して８ビツト
（256進）のＸカウンタ２１の各ビツト21jのデー
タ入力端Diに接続されるとともに、ラツチ回路
２２のラツチ素子２２ｊ（ただし、ラインVRL４
対応は未使用）のデータ入力端Diとシフトレジ
スタ２３，２４の各記憶素子２３ｊ，２４ｊの各
データ入力端Diとに接続されている。 そして、各水平走査線の表示が開始される前、
すなわち水平非表示期間中に、Ｘカウンタ２１の
各ビツト21jのロード端LDにロード信号XLが印
加されるとともに、ラツチ回路２２の各ラツチ素
子２２ｊのクロツク端CKに信号CLが、シフトレ
ジスタ２３，２４の各記憶素子２３ｊ，２４ｊの
ロード端LDに信号LL，RLが順次印加されると、
前記ラインVRL０〜VRL７を介して各データの
セツトが行われる。 まず、Ｘカウンタ２１には、動画制御テーブル
Ckから値Ｘ（これは前述したように、動画パター
ンの表示開始位置を示すものである）がインバー
タINVで反転されて供給され、初期値NX₀とし
てセツトされる。この場合、Ｘカウンタ２１は
256進のカウンタであるから、前記初期値NX₀
は、 NX₀＝255−Ｘ ……(1) となる。 次に、ラツチ回路２２には、動画制御テーブル
Ckの第４バイト目から、カラーコードおよびEC
ビツトが供給され、カラーコードがラツチ素子２
２０〜２２３に、ECビツトがラツチ素子２２７
に各々セツトされる。 また、シフトレジスタ２３，２４には、第３図
イに示す動画パターンテーブル５ｄから表示すべ
きドツトデータが供給され、セツトされる。な
お、シフトレジスタ２４にはドツトデータがセツ
トされるのは、動画パターンのサイズが16×16画
素の場合だけであり、このときのみロード信号
RLが印加されるようになつている。 こうして、水平表示開始前に、Ｘカウンタ２１
に初期値NX₀が、ラツチ回路２２にカラーコー
ドとECビツトが、シフトレジスタ２３，２４に
表示すべき動画パターンのドツトデータがセツト
される。 そして、水平表示が開始されると、８組の動画
処理回路２０において並行処理が行われ、上でセ
ツトされたデータによる動画表示が行われる。 まず、ECビツトがオフの動画処理回路２０に
おいては、Ｘカウンタ２１が一斉にアツプカウン
トを開始し、（このアツプカウントは水平カウン
タ７と同期して行われる）、画素の表示位置が第
４図に示す位置（Ｘ，Ｙ）に来たときにシフトレ
ジスタ２３，２４のシフトを開始し、これらにセ
ツトされたドツトデータの表示を行う。 すなわち、各動画処理回路２０のＸカウンタ２
１の各ビツト２１ｊの入力端Ciは前段ビツトのキ
ヤリイ出力端C_pに接続され、最下位ビツト210の
入力端Ciはカウントスタート信号CSによつてセ
ツトされるSRフリツプフロツプ（以下、SRFF
という）２５のＱ出力端に、最上位ビツト217の
キヤリイ出力端C_pはアンドゲート２６を介して
SRFF２７のセツト端Ｓに各々接続され、水平表
示開始時にカウントスタート信号CSがSRFF２
５をセツトすると、Ｘカウンタ２１は(1)式に示す
初期値NX₀（＝255−Ｘ）から始めて逐次アツプ
カウントを行う。このアツプカウントは、すでに
述べたように水平カウンタ７のアツプカウントと
同期して行われ、画素の表示位置がＸになつたと
きに、カウント値NXが255となる。このとき、
すべてのビツト210〜217の出力が“１”となつて
アンドゲート２８の出力が“１”となり、これが
シフトコントローラ２９へ供給されてシフトレジ
スタ２３，２４のシフトが開始される。 一方、ECビツトがオンの動画処理回路２０に
おいては、まずＸカウンタ２１の初期値NX₀に
値32が加算されて初期値の更新が行われ、更新後
の初期値NX₀からアツプカウントが行われる。
この結果、動画パターンPiは、位置（Ｘ，Ｙ）よ
り32画素分左方へ移動し、位置（Ｘ−32，Ｙ）か
ら表示される。 さらに詳述すると、Ｘカウンタ２１のビツト
214のキヤリイ出力端C_pとビツト215の入力端Ciと
の間には、オアゲート３０ａが介挿され、このオ
アゲート３０ａのもう一方の入力端にはアンドゲ
ート３０ｂの出力が供給されている。アンドゲー
ト３０ｂは水平表示開始時に供給されるスタート
信号H_pとECビツトとの論理積をとるものであ
り、ECビツトがオンのときには、スタート信号
H_p供給時にビツト215の入力端Ciに“１”信号が
供給され、Ｘカウンタ２１に値32が加算される。
この場合、Ｘカウンタ２１の初期値NX₀は255−
Ｘであつたから、32加算後の初期値NX₀は、 NX₀＝255−Ｘ＋32 ……(2) となる。従つて、Ｘ≧32のときには、初期値
NX₀は255以下となり、以下、ECビツトがオフの
ときと同様の処理が行われる。 また、Ｘ≦31のときには、初期値NX₀は256以
上となる。ここでＸカウンタ２１においては、
「256」＝「０」であることを考慮すれば、NX₀は、 NX₀＝256−Ｘ＋31＝31−Ｘ ……(3) となるから、値Ｘが31以下のときには、NX₀≧
０となることが分かる。これは、動画パターンの
一部が画面の左方に隠れる場合に相当し、この加
算時にビツト217のキヤリイ出力端C_pから“１”
信号が出力され、アンドゲート３０ｂの“１”出
力によつて開状態にあるアンドゲート２６を介し
てSRFF２７がセツトされる。SRFF２７がセツ
トされると、このＱ出力端からシフトコントロー
ラ２９へ“１”信号が供給され、後述するように
シフトレジスタ２３，２４の途中ビツトからドツ
トデータの送出が行われる。なお、上記構成要素
３０ａ，３０ｂおよび２１５が加算手段３０を構
成している。 次に、Ｘカウンタ２１の下位４ビツト210〜213
の出力は、４ビツトのセレクタ３１の各ビツト
310〜313の第１入力端Ｄ１…に供給され、最下位
ビツト210を除く下位４ビツトの出力は、前記ビ
ツト310〜313の第２入力端Ｄ２…に供給されてい
る。このセレクタ３１は、各ビツト310〜313のセ
レクタ端Ｓに供給されている信号MAGによつて
前記入力データの切替えを行うもので、信号
MAGは、動画パターンの拡大（２倍拡大）を行
うときに“１”、行わないとき（通常表示のとき）
に“０”となる。そして、信号MAGが“０”の
ときにはＸカウンタ２１の下位４ビツト210〜213
の出力が“１”のときには最下位ビツト210を除
く下位４ビツト211〜214の出力が４ビツトのラツ
チ回路３２の各ラツチ素子３２０〜３２３の入力
端Ｄへ供給される。 ラツチ回路３２は、そのクロツク端CKに供給
される信号CSaによつて、セレクタ３１から供給
されたデータをラツチするものである。信号CSa
は、SRFF２７のＱ出力が“１”のとき（すなわ
ちECビツトオンかつＸ≦31のとき）に、カウン
トスタート信号CSに基づいてシフトコントロー
ラ２９から出力される。そして、Ｘカウンタ２１
のカウント値NXが(3)式で与えられる初期値NX₀
（＝31−Ｘ）より１増加したとき、すなわち、 NX＝32−Ｘ ……(4) となつたときに、セレクタ３１の出力データがラ
ツチ回路３２にラツチされる。 ここで、セレクタ３１の出力は、信号MAGが
“０”のときは、前記カウント値NX（＝32−Ｘ）
の下位４ビツトであり、信号MAGが“１”のと
きには、このカウント値NXの最下位ビツトを除
く下位４ビツトであるから、ラツチ回路３２にセ
ツトされる値ｎは、値Ｘに対応して第１表のよう
になる。そして、一たんラツチ回路３２にセツト
された値ｎは、次のカウントスタート信号CSに
基づいてシフトコントローラ２９から出力される
リセツト信号CSbが各ラツチ素子３２０〜３２３
のリセツト端Ｒに印加されるまで保持される。 こうして、ラツチ回路３２に２進符号の形でラ
ツチされた値ｎは、デコーダ３３によつて16進符
号に変換され、ｎ＝０，１，２……15の各値に対
応して出力される信号F0，F1，F2…F15がデコ
ーダ３３からアンドゲートＡ０，Ａ１，Ａ２…Ａ
１５の各第１入力端へ供給される。一方、アンド
ゲートＡ０，Ａ１，Ａ７，Ａ８…Ａ１５の各第２
入力端には、シフトレジスタ２３，２４の記憶素
子２３７，２３６…２３０，２４７…２４０の各
出力が供給されている。また、アンドゲート

【表】

【表】 Ａ０〜Ａ７の各出力がオアゲート３４ａの各入力
端へ、アンドゲートＡ８〜Ａ１５の各出力がオア
ゲート３４ｂの各入力端へ供給され、オアゲート
３４ａ，３４ｂの各出力はオアゲート３４ｃを介
して記憶素子３５の入力端Diへ供給されている。
この結果、上記の値ｎに対応して開放されたアン
ドゲートAnがドツトデータの取り出しゲートと
なり、シフトレジスタ２３，２４に記憶されたド
ツトデータは、アンドゲートAn→オアゲート３
４ａ，３４ｂ→オアゲート３４ｃ→記憶素子３５
を経て、この記憶素子３５からシリアル信号PT
として出力される。そしてこの信号PTの
“１”／“０”に応じて、ラツチ素子２２０〜２
２３にラツチされているカラーコードがオン／オ
フされ、これが、カラーバスClrを介して第１図
に示すカラーパレツト１１に供給され、DAC１
２を介してCRT表示装置３へ表示される。 上記シフトレジスタ２３，２４は、８ビツトま
たは16ビツトのドツトデータを記憶するもので、
ドツトデータが８ビツトの場合（動画パターンが
８×８画素のとき）は、シフトレジスタ２３単独
で、16ビツトの場合（動画パターンが16×16画素
のとき）はシフトレジスタ２３とこれに接続され
たシフトレジスタ２４とを合わせて使用する。そ
して、すでに述べたように、水平非表示期間中に
シフトコントローラ２９からシフトレジスタ２３
の各記憶素子２３０〜２３７のロード端LDに供
給されるロード信号LLによつて、次の水平表示
期間に表示すべきドツトデータが前記記憶素子２
３０〜２３７にセツトされ（以後、この時点で記
憶素子２３０〜２３７にセツトされたドツトデー
タをＤ０〜Ｄ７と呼ぶ）、同様にして、シフトレ
ジスタ２４の各記憶素子２４０〜２４７には、各
ロード端LDに供給されるロード信号RLによつ
て、上記ドツトデータに引き続いて表示される８
ビツトのドツトデータがセツトされる（以後、こ
の時点で記憶素子２４０〜２４７にセツトされた
ドツトデータをＥ０〜Ｅ７と呼ぶ）。そして、水
平表示期間に入ると、これらのドツトデータＤ０
〜Ｄ７，Ｅ０〜Ｅ７がシフトコントローラ２９か
ら供給されるシフト信号Ｓおよびホールド信号Ｈ
によつてコントロールされながら、取り出しゲー
トAnから順次出力される。 まず、SRFF２７のＱ出力が“０”のとき、す
なわち、動画パターン全体が画面に表示される場
合には、ラツチ回路３２にラツチされた値ｎが０
となりデコーダ３３から信号Ｆ０が出力される。
従つて、アンドゲートＡ０が開状態となり、これ
がドツトデータの取り出しゲートとなる。そし
て、Ｘカウンタ２１がＸカウントし、そのカウン
ト値NXが２５５になると、アンドゲート２８か
らシフトコントローラ２９へ“１”信号が供給さ
れる。これによつて、信号MAGが“０”のとき
には、水平カウンタ７のカウントと同期してシフ
ト信号Ｓがシフトコントローラ２９から出力さ
れ、信号MAGが“１”のときには、Ｘカウンタ
２１のカウント値NXの偶／奇に対応してシフト
信号Ｓ／ホールド信号Ｈが交互にシフトコントロ
ーラ２９から出力される。この結果、信号MAG
が“０”のときには、アンドゲートＡ０からドツ
トデータＤ７，Ｄ６…Ｄ０，Ｅ７，Ｅ６…Ｅ０が
順次出力され、これが１水平走査線上の位置Ｘか
ら順に表示され、信号MAGが“１”のときに
は、アンドゲートＡ０からドツトデータＤ７，Ｄ
７，Ｄ６，Ｄ６，…Ｄ０，Ｄ０，Ｅ７，Ｅ７，Ｅ
６，Ｅ６…Ｅ０，Ｅ０が順次出力されて表示され
る。 次に、SRFF２７のＱ出力が“１”のとき、す
なわち動画パターンの一部が画面の左方に隠れる
場合には、ラツチ回路３２に値ｎ（ｎ＝０）がラ
ツチされ、デコーダ３３から信号Fnが出力され
る。従つて、アンドゲートAnが開放状態となり、
これがドツトデータの取り出しゲートとなる。そ
して、Ｘカウンタ２１のカウント値NXが１増加
する毎に、信号MAGが“０”のときにはシフト
信号Ｓがシフトコントローラ２９から出力され、
信号MAGが“１”のときにはカウント値NXの
偶／奇に対応してシフト信号Ｓ／ホールド信号Ｈ
が交互にシフトコントローラ２９から出力され
る。この結果、信号MAGが“０”のときには、
アンドゲートAnから第２表に示すドツトデータ
が順次出力され、これらが画面の左端から順に表
示さ

〔発明の効果〕

以上説明したように、この発明は、表示画素に
対応した速度のドツトクロツクパルスをカウント
する水平のカウンタと、表示すべき動画パターン
の水平方向の表示開始位置データを記憶する表示
開始位置指定手段と、前記動画パターンの一部が
画面の左端に隠れる動画パターンであるか否かを
表す特定情報を記憶する記憶手段と、この記憶手
段に記憶された特定情報の内容に従つて水平走査
開始時に所定ビツト数を前記表示開始位置指定手
段が記憶する表示開始位置データに加算し表示開
始ビツトとしてラツチするラツチ手段と、このラ
ツチ手段の出力をデコードし前記表示開始ビツト
を指定するデコーダと、前記水平カウンタの値と
前記表示開始位置指定手段の値とが一致したとき
に前記デコーダの出力が指定するビツトから前記
動画パターンのドツトデータを順次出力するシフ
トレジスタとを具備し、このシフトレジスタから
出力されるドツトデータに従つて表示を行うこと
により、一部が画面の左端に隠れる動画パターン
をも表示可能にしたので、水平非表示期間内に設
定できる動画パターンの数が増し、これによつて
一水平走査線に表示できる動画数を増すことが可
能となる利点が得られる。

【図面の簡単な説明】

第１図は、従来のデイスプレイ装置の一構成例
を示すブロツク図、第２図は、第１図に示す
VRAM５の内容を示すメモリマツプ、第３図イ
は、第２図に示す動画パターンテーブル５ｄの記
憶内容の一例を示す概念図、同図ロは、第２図に
示す動画制御テーブル５ｅの記憶内容の一例を示
す概念図、第４図は、動画パターンPiの表示位置
（Ｘ，Ｙ）を示す概念図、第５図はECビツト指定
時の画面シフトを説明するための概念図、第６図
は、本発明の一実施例に係る画像データ処理回路
の構成を示すブロツク図、第７図は同実施例によ
る動画処理回路２０の構成を示すブロツク図であ
る。 ２１……Ｘカウンタ（カウンタ）、２３，２４
……シフトレジスタ、３０……加算回路（加算手
段）、３２……ラツチ回路（ラツチ手段）、３３…
…デコーダ、EC……ECビツト（特定ビツト）。

Claims (1)

1. 【特許請求の範囲】 １ 表示画素に対応した速度のドツトクロツクパ
   ルスをカウントする水平カウンタと、 表示すべき動画パターンの水平方向の表示開始
   位置データを記憶する表示開始位置指定手段と、 前記動画パターンの一部が画面の左端に隠れる
   動画パターンであるか否かを表す特定情報を記憶
   する記憶手段と、 この記憶手段に記憶された特定情報の内容に従
   つて水平走査開始時に所定ビツト数を前記表示開
   始位置指定手段が記憶する表示開始位置データに
   加算し表示開始ビツトとしてラツチするラツチ手
   段と、 このラツチ手段の出力をデコードし前記表示開
   始ビツトを指定するデコーダと、 前記水平カウンタの値と前記表示開始位置指定
   手段の値とが一致したときに前記デコーダの出力
   が指定するビツトから前記動画パターンのドツト
   データを順次出力するシフトレジスタとを具備
   し、 このシフトレジスタから出力されるドツトデー
   タに従つて表示を行うことにより、一部が画面の
   左端に隠れる動画パターンをも表示可能にしたこ
   とを特徴とするデイスプレイコントローラ。