JPH0562360B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は音程コントロール装置のような一定の
速度で書き込み、異なる速度で読み出すことによ
り楽音の音程を変えるときに用いるメモリーを２
つの周波数の異なるタイミングでアクセスするた
めに用いるクロツク発生回路に関する。

第１図は本発明の実施例を示し、これと第２図
に示すタイミングチヤートに基づき説明する。

第１図は構成はRAM１への書き込みクロツク
OSC１と読み出しクロツクOSC２とが異なる場
合におけるRAM１へのアクセスタイミングを供
給する例であるが、両クロツクが同じ周波数であ
つてもよい。

図において、クロツク発生回路CLから読み出
しと書き込み用、及び制御用のクロツクが出力さ
れており、アドレスカウンタCT１及びCT２に読
み出し及び書き込みクロツクがそれぞれ入力さ
れ、読み出しアドレスと書き込みアドレスを出力
する。この各アドレスはマルチプレクサMPXに
供給されて、その送出を制御クロツクＡ／Ｂによ
り選択制御される。RAM１にデータを書き込む
サイクルでは、入力信号をＡ／Ｄ変換器３により
デジタル変換し、スリーステートバツフア２を通
してRAM１に送出する。このときバツフア２及
びRAM１は制御信号Ｃ及びＲ／Ｗによつて書き
込み可能となつており、マルチプレクサMPXも
アドレスカウンタCT１の書き込みアドレス側に
切換つている。この書き込みアドレスにより
RAM１にデータが書き込まれる。

一方、読み出しサイクルにおいては、マルチプ
レクサMPXがカウンタCT２の読み出しアドレス
側に切換り、RAM１を読み出し状態として、
RAM１の読み出しアドレスに対応するデータを
送出し、ラツチ６にラツチする。

次にクロツク発生回路CLについて説明する。
OSC１は書き込みクロツク、OSC２は読み出し
クロツクであり、OSC３はその出力を分周器DV
により１／Ｎに分周される。この分周出力は
OSC１，OSC２の２倍以上の周波数である。

OSC１及びOSC２は第２図ｂ，ｃのようにエ
ツジが同時となるときがあり、これをさけるため
に、OSC１，OSC２の出力をＤラツチＤ１，Ｄ
２に入力する。ＤラツチＤ１，Ｄ２のクロツクを
分周器DVの出力（第２図ａ）とすると、第２図
ｄ，ｅのようにＤラツチＤ１，Ｄ２の出力Ｑのタ
イミングの出力が得られ、エツジが同時になるの
をさけることができる。この各Ｑ出力はアドレス
カウンタCT１，CT２のクロツクである。

次にＤラツチＤ１，Ｄ２の出力はそれぞれエツ
ジトリガタイプのRS−フリツプフロツプRS−
FFのセツトＳ及びリセツトＲに入力され、その
出力Ｑ，は第２図ｆ，ｇとなる。この出力Ｑ，
ＱとラツチＤ１，Ｄ２の出力とをそれぞれAND
１及びAND２に入力する。AND１の出力は第２
図ｈのようになり、このときラツチＤ１の出力Ｑ
の立ち上がりはAND１の“Ｈ”となり、ラツチ
Ｄ２の立ち上がりはAND１の“Ｌ”となる。こ
のAND１の出力はマルチプレクサMPXの切換信
号となる。これにより、アドレスカウンタCT１
をRAM１の書き込みアドレス、アドレスカウン
タCT２を読み出しアドレスとし、十分な時間を
もたせることができ、各ゲートの遅延時間に対処
することができる。

また、RAM１の書き込み、読み出し制御信号
Ｒ／ＷとしてAND１の出力をラツチＤ３，Ｄ４，
Ｄ５により遅延させ、ラツチＤ４のＱ出力（第２
図ｋ）と、ラツチＤ５のＱ出力（第２図ｌ）とを
NAND１に入力することにより、その出力は第
２図ｍのようなＲ／Ｗ信号が得られる。尚、本実
施例の場合、RAM１ではＲ／Ｗが“Ｌ”のとき
に書き込み、“Ｈ”のときに読み出しを行なうも
のとする。

また、AND２の出力（第２図ｎ）をラツチな
どの遅延回路DLにより遅延させることにより、
第２図ｏとして示すような読み出しデータ出力用
のラツチＤ６のクロツクとすれば、データの長さ
は変化するが、OSC２の周期に同期して読み出
すことができる。更にＲ／Ｗとスリーステートバ
ツフア２（クロツクが“Ｌ”のときにアクテイ
ブ、“Ｈ”のときにハイインピーダンスとする。）
のクロツクを同時にすることにより、書き込みを
行なわせて誤動作を防ぐことができる。

尚、ラツチＤ６の出力に更にラツチを付加して
このラツチのクロツクをOSC２の信号に用いれ
ば、一定周期のデータとすることもできる。

以上のとおり本発明によれば、２つのオシレー
タの立ち上がりのタイミングを適時にずらし、ま
た各ゲート回路により適度な遅延及び波形成形を
行なうようにしたので、RAMやカウンタなどに
よる遅延時間に対応できるようになり、誤動作を
防止することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図は第
１図の各部のタイミングチヤートを示す図であ
る。 CL……クロツク発生回路、１……RAM、RS
−FF……RS−フリツプフロツプ、MPX……マ
ルチプレクサ、CT１，CT２……アドレスカウン
タ、DL……遅延回路。

Claims (1)

1. 【特許請求の範囲】 １ 互いに異なる周波数のクロツクを出力する第
   １及び第２のオシレータ（OSC１及びOSC２）
   と、 各オシレータ（OSC１及びOSC２）の出力を
   ラツチするラツチ回路（Ｄ１及びＤ２）と、 各ラツチ回路（Ｄ１及びＤ２）の出力によりセ
   ツト・リセツトを行なうエツジトリガタイプの
   RS−フリツプフロツプ（RS−FF）と、 前記ラツト回路（Ｄ１及びＤ２）の出力とRS
   −フリツプフロツプ（RS−FF）の出力とのそれ
   ぞれのANDをとる第１及び第２のAND回路
   （AND１及びAND２）と、 各AND回路（AND１及びAND２）の出力を
   それぞれ所定時間遅延させる第１及び第２の遅延
   手段（Ｄ３，Ｄ４，Ｄ５及びDL） とを備えたことを特徴とするクロツク発生回路。