JPH0562475A - スタテイツク型ｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成より高速動作を図ったスタティッ
ク型ＲＡＭを提供する。 【構成】 アドレス信号変化検出信号と書き込み制御信
号とにより書き込み動作以外のときに相補データ線及び
／又は共通相補データ線に対してイコライズを行うよう
にする。 【効果】 読み出し動作ではイコライズによる高速化を
実現できるともに、書き込み動作のときにはイコライズ
が実施されないから高速にできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、スタティック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、例えば高速
化のためのイコライズ機能を備えたものに利用して有効
な技術に関するものである。

【０００２】

【従来の技術】メモリセルからの読み出しの前にアドレ
ス信号変化検出信号に基づいて形成形成されたタイミン
グパルスに従って相補データ線又は共通相補データ線を
短絡して同電位にするというイコライズ機能を備えたス
タティック型ＲＡＭがある。このようなスタティック型
ＲＡＭに関しては、例えば１９８８年『アイ・イー・イ
ー・イー インターナショナル ソリッドステート サ
ーキッツ コンファレンス』PP.176-177（1988 IEEE In
ternational Solid-State Circuits Conference)があ
る。

【０００３】

【発明が解決しようとする課題】本願発明者において
は、スタティック型ＲＡＭの高速化に伴い、イコライズ
機能が書き込み特性に悪影響を及ぼすことを見い出し
た。すなわち、従来のイコライズ機能は、書き込み／読
み出し動作を問わずにアドレス信号変化検出信号により
相補データ線又は共通相補データ線を短絡するというも
のである。しかし、スタティック型ＲＡＭにあっては、
書き込み動作のときには共通相補データ線及び相補デー
タ線を回路の最も低い電位と高い電位に設定し、メモリ
セルの記憶情報を反転させる。このため、共通相補デー
タ線及び相補データ線にイコライズが実施されていると
書き込みアンプが動作しているにもかかわらず十分なレ
ベル差が得られず、イコライズの終了を待って共通相補
データ線及びデータ線に書き込みレベルが伝えられるこ
とになり、書き込み時間が長くなってしまう。この発明
の目的は、簡単な構成より高速動作を図ったスタティッ
ク型ＲＡＭを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、アドレス信号変化検出信号
と書き込み制御信号とにより書き込み動作以外のときに
相補データ線及び／又は共通相補データ線に対してイコ
ライズを行うようにする。

【０００５】

【作用】上記した手段によれば、読み出し動作ではイコ
ライズによる高速化を実現できるともに、書き込み動作
のときにはイコライズが実施されないから高速書き込み
ができる。

【０００６】

【実施例】図４には、この発明が適用されるスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。複数ビットからなるＸ系のアドレ
ス信号ＡＸ０〜ＡＸｉは、Ｘ系アドレスバッファＸＢに
入力される。このアドレスバッファＸＢに取り込まれた
アドレス信号は、Ｘ系のデコーダ回路ＸＤにより解読さ
れ、ここでワード線の選択信号が形成される。このワー
ド線選択信号は、特に制限されないが、ワードドライバ
ＷＤに伝えられる。このようなワードドライバＷＤを設
けることにより、多数のメモリセルが結合されることに
よって比較的大きな負荷容量を持つワード線を高速に選
択／非選択に切り換えるようにされる。

【０００７】複数ビットからなるＹ系のアドレス信号Ａ
Ｙ０〜ＡＹｊは、Ｙ系アドレスバッファＹＢに入力され
る。このアドレスバッファＹＢに取り込まれたアドレス
信号は、Ｙ系のデコーダ回路ＹＤにより解読され、ここ
でデータ線の選択信号、言い換えるならば、カラムスイ
ッチの選択信号が形成される。このカラムスイッチの選
択信号は、カラムスイッチ（又はＹセレクタ）ＹＳに伝
えられて選択されたデータ線を共通データ線に接続させ
る。

【０００８】メモリアレイＭＡＲＹは、後述するような
スタティック型メモリセルがマトリックス配置されて構
成される。すなわち、同図において縦方向に延長される
相補データ線と横方向に延長されるワード線との交点に
メモリセルが格子状に配置される。なお、このメモリア
レイＭＡＲＹには、後述するようなデータ線負荷回路も
含まれると理解されたい。

【０００９】上記共通データ線の読み出し信号は、セン
スアンプＳＡの入力に供給され、ここで高安定にかつ高
速に増幅される。センスアンプＳＡの増幅出力信号は、
データ出力回路ＯＢを通してデータ出力端子ＤＯから送
出される。データ入力端子ＤＩから供給される書き込み
データは、データ入力回路ＩＢの入力に供給される。こ
のデータ入力回路ＩＢを通して取り込まれた書き込み信
号は、書き込みアンプＷＡの入力に伝えられる。この書
き込みアンプＷＡは、共通データ線に書き込み信号を出
力する。共通データ線に伝えられた書き込み信号は、カ
ラムスイッチＹＳを通して選択された相補データ線に伝
えられ、ワード線が選択状態にされているメモリセルに
取り込まれる。

【００１０】タイミング制御回路ＴＧは、チップイネー
ブル信号ＣＥＢとライトイネーブル信号ＷＥＢを受け
て、上記デコーダ回路ＸＤ，ＹＤを活性化する内部信号
ＣＥ、センスアンプＳＡの動作信号ＳＡＣ、書き込みア
ンプＷＡを活性化させる動作信号ＷＥ及びデータ線出力
回路ＯＢを活性化させる動作信号ＯＥ等を形成する。以
上のようなスタティック型ＲＡＭにおいて、次に説明す
るようなイコライズ機能が付加される。

【００１１】図３には、この発明に係るスタティック型
ＲＡＭのメモリアレイ部とその周辺回路の一実施例の具
体的回路図が示されている。同図の各回路素子は、公知
のＣＭＯＳ技術又はバイポーラ型トランジスタとＣＭＯ
Ｓ回路とを組み合わせたＢｉ−ＣＭＯＳ技術により、単
結晶シリコンのような１個の半導体基板上において形成
される。なお、同図において、Ｐチャンネル型ＭＯＳＦ
ＥＴは、そのチャンネル部分（バックゲート部）に矢印
が付加されることによってＮチャンネル型ＭＯＳＦＥＴ
と区別される。この実施例のスタティック型ＲＡＭの入
出力インターフェイスは、ＥＣＬ回路と互換性を持つよ
うにされる。それ故、回路の接地電位に対して負の電源
電圧ＶＥＥを用いるようにされる。

【００１２】メモリアレイＭＡＲＹは、代表として相補
データ線Ｄ０，Ｄ０Ｂに接続される２つのメモリセルが
示されている。メモリセルＭＣのそれぞれは、互いに同
じ構成にされ、その１つの具体的回路が代表として示さ
れているように、ゲートとドレインが互いに交差接続さ
れ、かつソースが負の電源電圧ＶＥＥに結合されたＮチ
ャンネル型の記憶ＭＯＳＦＥＴＱ１，Ｑ２と、上記ＭＯ
ＳＦＥＴＱ１，Ｑ２のドレインと回路の接地電位との間
に設けられたポリ（多結晶）シリコン層からなる高抵抗
Ｒ１，Ｒ２とを含んでいる。上記ＭＯＳＦＥＴＱ１，Ｑ
２の共通接続点と相補データ線Ｄ０，Ｄ０Ｂとの間にＮ
チャンネル型の伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４が設
けられている。同じ行に配置されたメモリセルの伝送ゲ
ートＭＯＳＦＥＴＱ３，Ｑ４等のゲートは、それぞれ例
示的に示された対応するワード線Ｗ０、Ｗｎ等に共通に
接続され、同じ列に配置されたメモリセルの入出力端子
は、上記代表として例示的に示されている一対の相補デ
ータ線（相補ビット線又は相補ディジット線とも呼ばれ
ている。）Ｄ０，Ｄ０Ｂに接続されている。

【００１３】メモリセルＭＣにおいて、ＭＯＳＦＥＴＱ
１，Ｑ２及び抵抗Ｒ１，Ｒ２は、一種のフリップフロッ
プ回路を構成しているが、情報保持状態における動作点
は、普通の意味でのフリップフロップ回路のそれと随分
異なる。すなわち、上記メモリセルＭＣにおいて、それ
を低消費電力にさせるため、その抵抗Ｒ１は、ＭＯＳＦ
ＥＴＱ１がオフ状態にされているときのＭＯＳＦＥＴＱ
２のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗Ｒ２も高抵抗値にされる。言い換える
と、上記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２の
ドレインリーク電流を補償できる程度の高抵抗にされ
る。抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つ。

【００１４】この実施例に従うと、ＲＡＭがＣＭＯＳ−
ＩＣ技術によって製造されるにもかかわらず、上記のよ
うにメモリセルＭＣはＮチャンネルＭＯＳＦＥＴとポリ
シリコン抵抗素子とから構成される。スタティック型Ｒ
ＡＭのメモリセルとしては、上記ポリシリコン抵抗素子
に代えてＰチャンネルＭＯＳＦＥＴを用いることもでき
る。メモリセルは、ＰチャンネルＭＯＳＦＥＴを用いる
場合に比べ、その大きさを小さくできる。すなわち、ポ
リシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴＱ１又
はＱ２のゲート電極上に形成できるとともに、それ自体
のサイズを小型化できる。そして、ＰチャンネルＭＯＳ
ＦＥＴを用いたときのように、駆動ＭＯＳＦＥＴＱ１，
Ｑ２から比較的大きな距離を持って離さなければならな
いことがないので無駄な空白部分が生じない。

【００１５】同図において、特に制限されないが、各相
補データ線Ｄ０，Ｄ０Ｂと回路の接地電位との間には、
そのゲートに定常的に電源電圧ＶＥＥが供給されること
によって抵抗素子として作用するＰチャンネル型の負荷
ＭＯＳＦＥＴＱ９，Ｑ１０が設けられる。これらの負荷
ＭＯＳＦＥＴＱ９，Ｑ１０は、そのサイズが比較的小さ
く形成されることによって、小さなコンダクタンスを持
つようにされる。これらの負荷ＭＯＳＦＥＴＱ９，Ｑ１
０には、それぞれ並列形態にＰチャンネル型の負荷ＭＯ
ＳＦＥＴＱ１１，Ｑ１２が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２は、そのサイズが比較的大き
く形成されることによって、比較的大きなコンダクタン
スを持つようにされる。上記ＭＯＳＦＥＴＱ９〜Ｑ１２
がオン状態における合成コンダクタンスとメモリセルＭ
Ｃの伝送ゲートＭＯＳＦＥＴ及び記憶用ＭＯＳＦＥＴの
合成コンダクタンスとの比は、上記メモリセルＭＣの読
み出し動作において、相補データ線Ｄ０，Ｄ０Ｂ等が、
その記憶情報に従った所望の電位差を持つような値に選
ばれる。上記各負荷ＭＯＳＦＥＴＱ１１，Ｑ１２のゲー
トには、書き込み動作の時に回路の接地電位のようなハ
イレベルにされる内部書き込み信号ＷＥが供給される。
これにより、書き込み動作のとき、上記負荷ＭＯＳＦＥ
ＴＱ１１，Ｑ１２はオフ状態にされる。したがって、書
き込み動作における相補データ線の負荷手段は、上記小
さなコンダクタンスのＭＯＳＦＥＴＱ９，Ｑ１０のみと
なる。

【００１６】この実施例では、特に制限されないが、カ
ラムスイッチを通して読み出されるメモリセルの読み出
し信号の信号振幅をメモリセルのアドレスに無関係にほ
ぼ一定にするために、上記のような負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２は、相補データ線Ｄ０，Ｄ０Ｂの遠端側、言
い換えるならばら、カラムスイッチ側に接続されるデー
タ線の端に対して反対側の端ではなく、相補データ線と
カラムスイッチに近接して設けられる。具体的に説明す
るならば、上記負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、カラ
ムスイッチに最も近い位置に配置されるメモリセルとカ
ラムスイッチとの間に配置される。

【００１７】同図において、ワード線Ｗ０は、Ｘデコー
ダ回路ＸＤとワードドライバＷＤとによって選択される
が、同図では図面が複雑化されるのを防ぐために、ノア
（ＮＯＲ）ゲート回路Ｇ１によりＸデコーダＸＤとワー
ドドライバＷＤを兼ねている。このことは、他の代表と
して示されているワード線Ｗｎについても同様である。
Ｘデコーダ回路ＸＤは、相互において類似のノアゲート
回路Ｇ１，Ｇ２等により構成される。これらのノアゲー
ト回路Ｇ１，Ｇ２等の入力端子には、外部から供給され
る複数ビットからなるＸ系の外部アドレス信号ＡＸ（
ＡＸ０〜ＡＸｉ）を受けるアドレスバッファＸＢによっ
て形成された内部相補アドレス信号が所定の組合せをも
って印加される。なお、実際には、Ｘデコーダ回路ＸＤ
は、プリデコーダを設ける等して分割して構成される
が、この実施例でそれを１つのノアゲート回路により機
能的に示している。

【００１８】上記メモリアレイにおける相補データ線Ｄ
０と読み出し用の共通相補データ線ＲＣＤとの間には、
Ｐチャンネル型ＭＯＳＦＥＴＱ５かならるカラムスイッ
チが設けられる。他のデータ線Ｄ０Ｂと読み出し用の共
通相補データ線ＲＣＤＢとの間にも、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ６からなるカラムスイッチが設けられる。
上記メモリアレイにおける相補データ線Ｄ０と書き込み
用の共通相補データ線ＷＣＤとの間には、Ｎチャンネル
型ＭＯＳＦＥＴＱ７かならるカラムスイッチが設けられ
る。他のデータ線Ｄ０Ｂと書き込み用の共通相補データ
線ＷＣＤＢとの間にも、Ｎチャンネル型ＭＯＳＦＥＴＱ
８からなるカラムスイッチが設けられる。上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ７とＱ８のゲートには、カラム選
択信号Ｙ０が供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ
５とＱ６のゲートには、インバータ回路Ｎ１によって反
転されたカラム選択信号Ｙ０が供給される。これによ
り、カラム選択信号Ｙ０がハイレベルの選択レベルにさ
れると、上記Ｎチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８と
Ｐチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６がオン状態にさ
れる。上記カラム選択信号Ｙ０は、上記Ｘデコーダ回路
ＸＤと類似の回路から構成されるＸデコード回路ＹＤ
（図示せず）により形成される。

【００１９】読み出し動作のときには、回路の接地電位
に対してデータ線負荷抵抗等にメモリ電流が流れること
より生じる電圧降下分が読み出し信号として出力され
る。それ故、上記のようにＰチャンネル型ＭＯＳＦＥＴ
をカラムスイッチとして用いることにより、データ線に
おけるメモリセルの読み出し信号をＭＯＳＦＥＴのしき
い値電圧によるレベル損失が生じることなく、そのまま
共通相補データ線ＣＤ，ＣＤＢ側に伝えることができ
る。また、書き込み動作においては、相補データ線Ｄ
０，Ｄ０Ｂのうち、一方を回路の接地電位のようなロウ
レベルにして、それに接続されるメモリセルの記憶ＭＯ
ＳＦＥＴをオフ状態にさせることより、他方の記憶ＭＯ
ＳＦＥＴをオン状態に切り換える。それ故、上記のよう
にＮチャンネル型ＭＯＳＦＥＴをカラムスイッチとして
用いることにより、回路の接地電位のロウレベルをその
ままデータ線に伝えることができる。

【００２０】この実施例において、読み出し用の共通相
補データ線ＲＣＤ，ＲＣＤには、読み出し用の共通相補
データ線に給電を行うＰチャンネル型からなる負荷ＭＯ
ＳＦＥＴＱ１５，Ｑ１４が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１５，Ｑ１４のゲートには、回路の接地電
位のようなロウレベルが定常的に供給されることによっ
て抵抗素子として作用する。この負荷ＭＯＳＦＥＴＱ１
５，Ｑ１４の抵抗値は、上記データ線Ｄ０，Ｄ０Ｂに設
けられる負荷ＭＯＳＦＥＴＱ１１，Ｑ１２に対して十分
大きな抵抗値を持つように設定される。

【００２１】上記読み出し用の共通相補データ線ＲＣ
Ｄ，ＲＣＤＢは、センスアンプＳＡの入力端子に結合さ
れる。センスアンプＳＡの出力信号は、外部端子から出
力信号を送出するデータ出力回路ＯＢの入力端子に伝え
られる。上記書き込み用の共通相補データ線ＷＣＤ，Ｗ
ＣＤＢは、書き込みアンプＷＡの出力端子に結合され
る。この書き込みアンプＷＡの入力端子には、外部端子
から供給される書き込みデータを受けるデータ入力回路
ＩＢの出力信号が供給される。このように共通データ線
を読み出し用と書き込み用に分離することにより、セン
スアンプＳＡ及び書き込みアンプＷＡの動作に最適に共
通相補データ線の負荷条件を設定することができるもの
となる。そして、高速読み出し化のために読み出し用の
共通相補データ線ＲＣＤ，ＲＣＤＢ間にイコライズ用の
Ｐチャンネル型ＭＯＳＦＥＴＱ１３が設けられる。この
ＭＯＳＦＥＴＱ１３のゲートには、イコライズパルスＥ
Ｑが供給される。

【００２２】イコライズパルスＥＱは、パルス発生回路
ＥＱＧにより形成される。このパルス発生回路ＥＱＧ
は、Ｘ系のアドレス信号変化検出回路ＸＡＴＤにより形
成されたパルスＡＤＸとＹ系のアドレス信号変化検出回
路ＹＡＴＤにより形成されたパルスＡＤＹと書き込み制
御信号ＷＥとを受け、書き込み動作以外であってＸ系又
はＹ系のいずれか１ビットのアドレス信号でも変化した
とき、それに対応してイコライズパルスＥＱを発生させ
る。

【００２３】なお、この実施例のスタティック型ＲＡＭ
のメモリセルからの読み出し動作は、次の通りである。
メモリセルのオン状態にされる記憶ＭＯＳＦＥＴは、定
電流源とみなすことができる。それ故、メモリセルから
の読み出しロウレベルは、負荷ＭＯＳＦＥＴＱ１１，Ｑ
１２に最も近いメモリセルＭＣｎでは、データ線負荷Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２の抵抗分ＲＬにメモリ電流Ｉ
ｏが流れることより発生する電圧降下となる。上記メモ
リ電流Ｉｏは、上記抵抗ＲＬに並列形態に設けられるカ
ラムスイッチの抵抗分ＲＹと共通データ線負荷ＭＯＳＦ
ＥＴＱ１３，Ｑ１４の抵抗分ＲＰにも分流して流れる
が、これらの抵抗ＲＹ及びＲＰの直列合成抵抗は、上記
抵抗ＲＬに比べて十分大きいから実質的に無視できる。
これに対して、上記負荷ＭＯＳＦＥＴからもっとも遠い
位置に配置されるメモリセルＭＣ０では、上記抵抗ＲＬ
とデータ線の抵抗分ＲＤにメモリ電流Ｉｏが流れること
になる。それ故、メモリセルの入出力ノードでは、上記
抵抗ＲＬ＋ＲＤによる大きな信号振幅にされるが、カラ
ムスイッチ側では上記同様に抵抗ＲＬにメモリ電流Ｉｏ
が流れることにより発生する電圧降下分のみとなる。そ
れ故、読み出し用の共通相補データ線ＲＤＣ，ＲＣＤＢ
を通してセンスアンプＳＡの入力に伝えられるメモリセ
ルの読み出し信号は、Ｘ系のアドレスに無関係にほぼ一
定にできる。

【００２４】図１には、上記パルス発生回路ＥＱＧの一
実施例の回路図が示されている。同図の各回路素子に付
された回路記号は、図３のものと一部重複しているが、
それぞれは別個の回路機能を持つものであると理解され
たい。この実施例では、論理部がＣＭＯＳ回路により構
成され、出力部がバイポーラ型トランジスタによるトー
テムポール型プッシュプル出力回路から構成される。Ｃ
ＭＯＳ論理部では、Ｘ系のアドレス信号変化検出信号Ａ
ＤＸとＹ系のアドレス信号変化検出信号ＡＤＹとを受け
る論理和構成のゲート部と、それに対して書き込み制御
信号ＷＥを受けて論理積の条件を付加するゲート部から
構成される。すなわち、ハイレベルの出力信号を形成す
る出力トランジスタＴ１のベースと回路の接地電位との
間には、アドレス信号変化検出信号ＡＤＸとＡＤＹとを
受ける直列形態のＰチャンネル型ＭＯＳＦＥＴＱ１とＱ
２と、これらの直列回路に対して並列形態に設けられる
Ｐチャンネル型ＭＯＳＦＥＴＱ８から構成される。この
ＭＯＳＦＥＴＱ８のゲートには、書き込み制御信号ＷＥ
が供給される。上記トランジスタＴ１のベースと負の電
源電圧との間には、上記アドレス信号変化検出信号ＡＤ
ＸとＡＤＹとを受ける並列形態のＮチャンネル型ＭＯＳ
ＦＥＴＱ３，Ｑ４と、これらの並列ＭＯＳＦＥＴに対し
て直列形態に接続されるＮチャンネル型ＭＯＳＦＥＴＱ
９とが設けられる。このＭＯＳＦＥＴＱ９のゲートに
は、書き込み制御信号が供給される。

【００２５】ロウレベルの出力信号を形成するトランジ
スタＴ２のベースと、コレクタとの間には、上記Ｎチャ
ンネル型ＭＯＳＦＥＴＱ３，Ｑ４及びＱ９と同様な並列
形態のＭＯＳＦＥＴＱ５，Ｑ６に対してＭＯＳＦＥＴＱ
７が直列形態に接続される。トランジスタＴ２のベース
と負電圧との間には、出力信号ＥＱを受けるＮチャンネ
ル型ＭＯＳＦＥＴＱ１０が設けられる。

【００２６】図２には、上記パルス発生回路の一例を説
明するためのタイミング図が示されている。書き込み制
御信号ＷＥがハイレベルのときには、読み出し動作とさ
れる。書き込み制御信号ＷＥのハイレベルにより、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ９とＱ７がオン状態にされて
いる。したがって、アドレス信号変化検出信号ＡＤＸと
ＡＤＹが共にロウレベルのときには、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１，Ｑ２がオン状態になり、出力トランジ
スタＴ１にベース電流を供給するので、出力信号（イコ
ライズパルス）ＥＱはハイレベルにされている。このと
き、Ｎチャンネル型ＭＯＳＦＥＴＱ３〜Ｑ６は全てオフ
状態であり、出力信号ＥＱのハイレベルに応じてＮチャ
ンネル型ＭＯＳＦＥＴＱ１０のみがオン状態となり、出
力トランジスタＴ２をオフ状態にしている。

【００２７】例えば、Ｘ系のアドレス信号が１ビットで
も変化すると、それに応じてアドレス信号変化検出信号
ＡＤＸがハイレベルにされる。これにより、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ２がオフ状態に、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ４とＱ６がオン状態にされる。したがっ
て、トランジスタＴ１のベース電位は、ＭＯＳＦＥＴＱ
４とＱ９を通して引き抜かれ、トランジスタＱ６のオン
状態により出力信号ＱＥのハイレベルによりトランジス
タＴ２がオン状態にされる。このとき、ＭＯＳＦＥＴＱ
６に比べてＭＯＳＦＥＴＱ１０のコンダクタンスは小さ
く形成されているで、ＭＯＳＦＥＴＱ６のオン状態に応
じてトランジスタＴ２がオン状態にされる。この結果、
出力信号ＱＥは高速にハイレベルからロウレベルに変化
する。アドレス信号変化検出信号ＡＤＸがロウレベルに
戻ると、それに応じてトランジスタＴ１がオン状態に、
トランジスタＴ２がオフ状態に切り換えられて出力信号
ＥＱもハイレベルにされる。このように、書き込み制御
信号ＷＥがハイレベルのときには、イコライズパルスＥ
Ｑがロウレベルにされ、上記図３に示したイコライズＭ
ＯＳＦＥＴＱ１３をオン状態にして読み出し用の共通相
補データ線ＲＣＤ，ＲＣＤＢのイコライズを実施する。

【００２８】書き込み制御信号ＷＥがロウレベルのとき
には、書き込み動作とされる。書き込み制御信号ＷＥの
ロウレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ９と
Ｑ７がオフ状態にされ、Ｐチャンネル型ＭＯＳＦＥＴＱ
８がオン状態にされる。したがって、例えばＹ系のアド
レス信号が１ビットでも変化することに応じてアドレス
信号変化検出信号ＡＤＹがハイレベルにされてＰチャン
ネル型ＭＯＳＦＥＴＱ１がオフ状態に、Ｎチャンネル型
ＭＯＳＦＥＴＱ３とＱ５がオン状態にされても、トラン
ジスタＴ１はオン状態にトランジスタＴ２はオフ状態に
維持される。すなわち、アドレス信号変化検出信号ＡＤ
Ｙに無関係にイコライズパルスＥＱは発生されない。こ
のことは、前記のようにＸ系のアドレス信号変化検出信
号ＡＤＸが発生された場合でも同様である。

【００２９】これにより、図３において、書き込みアン
プＷＡが動作して書き込み用の共通相補データ線ＷＣ
Ｄ，ＷＣＤＢをハイレベルとロウレベルに変化させ、そ
れをカラムスイッチ用ＭＯＳＦＥＴＱ７，Ｑ８を介して
相補データ線Ｄ０，Ｄ０Ｂに伝えるとき、同時にオン状
態にされているカラムスイッチ用ＭＯＳＦＥＴＱ５，Ｑ
６を介して読み出し用の共通相補データ線ＲＣＤ，ＲＣ
ＤＢが接続されても、コイライズ用ＭＯＳＦＥＴＱ１３
がオフ状態にされているから、書き込み信号のハイレベ
ルとロウレベルとを制限するようには作用しない。これ
により、書き込み動作の高速化が可能になる。なお、相
補データ線Ｄ０，Ｄ０Ｂにもイコライズ用ＭＯＳＦＥＴ
が設けられている場合にも、書き込み動作のときにそれ
をオフ状態にさせることにより、いっそう効果的に書き
込み時間の高速化が可能になるとともに、読み出し動作
のときには相補データ線の電位が前メモリサイクルでの
メモリセルの記憶情報がイコライズされることにより、
選択されたメモリセルの相補データ線Ｄ０，Ｄ０Ｂへの
読み出しが高速にできる。

【００３０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） アドレス信号変化検出信号と書き込み制御信号
とにより書き込み動作以外のときに共通相補データ線又
はこれに加えて相補データ線に対してイコライズを行う
ようにすることより、読み出し動作ではイコライズによ
る高速化を実現できるともに、書き込み動作のときには
イコライズが無効にされて書き込みアンプの出力信号が
直ちに共通相補データ線及び相補データ線に伝えられる
から高速書き込みが可能になるという効果が得られる。 （２） イコライズパルス発生回路やメモリ選択回路を
ＣＭＯＳ回路とバイポーラ型トランジスタとの組み合わ
せにより構成と上記のようなイコライズ機能の組み合わ
せによりメモリサイクルをいっそう短くできるという効
果が得られる。

【００３１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、イコライズパルス発生回路の具体的構成は、
書き込み動作以外ではアドレス信号変化検出信号に対応
してイコライズパルスを発生させるものであればよい。
しかしながら、イコライズパルス発生回路は、カラム数
の大きい大容量メモリの場合、それに応じてイコライズ
用ＭＯＳＦＥＴの数が大きいので、高速イコライズのた
めには、実施例のようにバイポーラトランスミッタ出力
の形式のものが望ましいし、逆に小容量メモリの場合、
出力部もＭＯＳＦＥＴからなるような完全ＣＭＯＳ構成
のものであっても良い。

【００３２】図３において、イコライズ用ＭＯＳＦＥＴ
は、Ｐチャンネル型ＭＯＳＦＥＴの他Ｎチャンネル型Ｍ
ＯＳＦＥＴを用いるものであってもよい。また、単に相
補データ線又は共通相補データ線を短絡するもの他、負
荷ＭＯＳＦＥＴのようにハイレベル側の動作電圧を与え
るＭＯＳＦＥＴを付加するものであってもよい。共通相
補データ線は読み出し用と書き込み用を共通化するもの
であってもよい。相補データ線の負荷はカラムスイッチ
の反対側に設ける構成としてもよい。共通データ線又は
共通相補データ線には書き込み動作後の高速読み出しを
行うために、ライトリカバリ回路のような付加回路を設
けるものとしてもよい。図４において、メモリアレイ
は、複数のメモリマットに分割し、ワード線やデータ線
の実質的な長さを短くしてメモリアクセスの高速化を図
るようにするものであってもよい。データは、複数ビッ
トの単位で書き込み／読み出しが行われるようにするも
のであってもよい。この実施例のスタティック型ＲＡＭ
は、アドレスバッファ、デコーダ及びデータ入力出力回
路は、ＣＭＯＳ回路により構成されるものであってもよ
い。動作電圧は、ＣＭＯＳ又はＴＴＬ（トランジスタ・
トランジスタ・ロジック）と互換性を持つように正の電
源電圧を用いるものであってもよい。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アドレス信号変化検出信号
と書き込み制御信号とにより書き込み動作以外のときに
共通相補データ線又はこれに加えて相補データ線に対し
てイコライズを行うようにすることより、読み出し動作
ではイコライズによる高速化を実現できるともに、書き
込み動作のときにはイコライズが無効にされて書き込み
アンプの出力信号が直ちに共通相補データ線及び相補デ
ータ線に伝えられるから高速書き込みが可能になる。

【図面の簡単な説明】

【図１】この発明に係るスタティック型ＲＡＭに用いら
れるパルス発生回路の一実施例の回路図である。

【図２】その動作の一例を説明するためのタイミング図
である。

【図３】この発明に係るスタティック型ＲＡＭのメモリ
アレイ部とその周辺回路の一実施例を示す具体的回路図
である。

【図４】この発明が適用されるスタティック型ＲＡＭの
一実施例を示すブロック図である。

【符号の説明】

ＸＢ…Ｘ系アドレスバッファ、ＹＢ…Ｙ系アドレスバッ
ファ、ＸＤ…Ｘ系デコーダ回路、ＹＤ…Ｙ系デコーダ回
路、ＷＤ…ワードドライバ、ＹＳ…カラムスイッチ（Ｙ
セレクタ）、ＭＡＲＹ…メモリアレイ、ＳＡ…センスア
ンプ、ＯＢ…データ出力回路、ＩＢ…データ入力回路、
ＷＡ…書き込みアンプ、ＴＧ…タイミング制御回路、Ｍ
Ｃ…メモリセル、Ｗ０，Ｗｎ…ワード線、Ｄ０，Ｄ０Ｂ
…相補データ線、ＲＣＤ，ＲＣＤＢ…読み出し用共通相
補データ線、ＷＣＤ，ＷＣＤＢ…書き込み用共通相補デ
ータ線、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、Ｔ１，Ｔ２…ト
ランジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 アドレス信号変化検出信号と書き込み制
   御信号とにより書き込み動作以外のときに相補データ線
   及び／又は共通相補データ線を短絡して同電位にすると
   いうイコライズ機能を備えてなることを特徴とするスタ
   ティック型ＲＡＭ。
2. 【請求項２】 上記共通相補データ線は読み出し系と書
   き込み系の２対からなり、イコライズ回路は読み出し系
   の共通相補データ線に設けられるものであることを特徴
   とする請求項１のスタティック型ＲＡＭ。
3. 【請求項３】 イコライズパルス発生回路は、アドレス
   信号の変化検出信号と書き込み制御信号とを受けるＣＭ
   ＯＳ論理部と、その出力信号によりスイッチ制御される
   バイポーラ型トランジスタとにより構成されるものであ
   ることを特徴とする請求項１又は請求項２のスタティッ
   ク型ＲＡＭ。