JPH0562493A

JPH0562493A - ランダム・アクセス・メモリを用いたデイジタル・シフト・レジスタ

Info

Publication number: JPH0562493A
Application number: JP3211329A
Authority: JP
Inventors: Sailesh K Rao; ケイラオサイレツシユ
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1990-07-30
Filing date: 1991-07-30
Publication date: 1993-03-12
Also published as: EP0469761A2; KR920003320A; EP0469761A3; US5153846A

Abstract

(57)【要約】【目的】ＲＡＭを使用して分岐ディジタル・シフト・
レジスタを実現する。【構成】ＦＩＲフィルタとともに遅延要素として使用
されるための分岐ディジタル・シフト・レジスタが、ラ
ンダム・アクセス・メモリ（ＲＡＭ）を使用して実現さ
れる。第１実施例では、ＲＡＭは、それぞれｙｚビット
を有するｘ個のワードを含む。ただし、ｘはシフト・レ
ジスタの各セクションの要素の数を表し、ｙはタップの
数を表し、ｚは各要素に対して格納されるビットの数を
表す。ワードは、連続的に、ＲＡＭから読み出され、Ｒ
ＡＭに書き戻される。ＲＡＭに書き戻される前に、ワー
ドは、一端からｚビット部分を除去され、新たな情報を
表現するｚビット部分を他端に付加されることによって
変更される。中間のｚビット部分はＦＩＲフィルタのタ
ップに送られる。第２実施例では、ＲＡＭは、メモリ・
サイクル時間を短縮するために２個のセクションを含
み、各セクションは、それぞれｙｚビットを有するｘ／
２個のワードからなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号ととも
に使用されるシフト・レジスタに関し、特に、有限イン
パルス応答（ＦＩＲ）フィルタとともに使用される分岐
ディジタル・シフト・レジスタに関する。

【０００２】

【従来の技術】ＦＩＲフィルタは、ディジタル信号処理
アプリケーションにおいてさまざまな用途を有する。例
えば、高品位テレビ（ＨＤＴＶ）信号を、制限されたバ
ンド幅のチャネルでの伝送用に生成するために使用され
る。テレビ画像はフレームの連続であり、各フレームは
画素（ピクセル）の集合として表現される。各ピクセル
は、その輝度を表現するためにディジタル符号化され
る。

【０００３】各フレームに対する各ピクセルのディジタ
ル表現の伝送は、ＶＨＦやＵＨＦテレビ・チャネルの制
限されたバンド幅内では非実用的なので、それを避ける
ために、ビデオ信号の冗長性を利用したさまざまな符号
化方式が可能である。ＦＩＲフィルタはこのような方式
において有用である。米国特許出願番号第０７／４９
５，５２３号（１９９０年３月１９日出願）に説明され
たこのような符号化方式の１つは、１セットのＦＩＲフ
ィルタがテレビ画像の水平特性を表現する信号を生成
し、もう１つのセットのＦＩＲフィルタが垂直特性を表
現する信号を生成する。従来のＦＩＲフィルタの代表的
な例は米国特許番号第３，８７２，２９０号および第
４，６９１，２９３号に開示されている。

【０００４】

【発明が解決しようとする課題】ビデオ信号は水平走査
線の列からなり、各走査線はディジタル符号化ピクセル
の列として表現されるため、連続するディジタル符号化
ピクセルは容易に格納されて一斉に水平ＦＩＲフィルタ
のタップに送られることが可能である。しかし、テレビ
画像の垂直線内のピクセルは（インタレースのない場
合）連続する走査線内に現れるため、垂直線内のピクセ
ルが垂直ＦＩＲフィルタのタップに一斉に送られるため
の方法が考案される必要がある。このような１つの方法
は、垂直ＦＩＲフィルタのタップ間にディジタル・シフ
ト・レジスタのような遅延線を挿入して、垂直線内のデ
ィジタル符号化ピクセルが一斉にタップに提示されるよ
うにすることである。

【０００５】ディジタル・シフト・レジスタはランダム
・アクセス・メモリ（ＲＡＭ）で実現され、ＦＩＲフィ
ルタとともに使用されることが可能である。例えば、米
国特許番号第４，７６６，５６１号および第４，７７
７，６１２号参照。しかし、こうした特許に開示されて
いるＦＩＲフィルタは、上記のようなビデオ信号に必要
な種類の遅延が必要でないアプリケーションで使用され
るものである。よって、本発明の目的は、ビデオ・アプ
リケーションでＦＩＲフィルタとともに都合良く使用さ
れるディジタル・シフト・レジスタのアーキテクチャの
開発である。

【０００６】超大規模集積回路（ＶＬＳＩ）技術の出現
とともに、ＦＩＲフィルタにおけるディジタル回路のよ
うな多数の高速ディジタル回路を単一のＶＬＳＩチップ
上に製作することが可能になっている。よって、本発明
のもう１つの目的は、ＶＬＳＩチップ上にＦＩＲフィル
タとともに製作されることが可能な、ビデオ・アプリケ
ーションのためのディジタル・シフト・レジスタの開発
である。

【０００７】

【課題を解決するための手段】本発明によれば、ＦＩＲ
フィルタとともに遅延要素として使用されるための分岐
ディジタル・シフト・レジスタが、ランダム・アクセス
・メモリ（ＲＡＭ）を使用して実現される。第１実施例
では、ＲＡＭは、それぞれｙｚビットを有するｘ個のワ
ードを含む。ただし、ｘはシフト・レジスタの各セクシ
ョンの要素の数を表し、ｙはタップの数を表し、ｚは各
要素に対して格納されるビットの数を表す。

【０００８】ワードは、連続的に、ＲＡＭから読み出さ
れ、ＲＡＭに書き戻される。ＲＡＭに書き戻される前
に、ワードは、一端からｚビット部分を除去され、新た
な情報を表現するｚビット部分を他端に付加されること
によって変更される。中間のｚビット部分はＦＩＲフィ
ルタのタップに送られる。第２実施例では、ＲＡＭは、
メモリ・サイクル時間を短縮するために２個のセクショ
ンを含み、各セクションは、それぞれｙｚビットを有す
るｘ／２個のワードからなる。

【０００９】

【実施例】図１は、例えばビデオ・アプリケーションの
ために使用されるｎタップＦＩＲフィルタ１０のブロッ
ク図であり、タップ間にディジタル・シフト・レジスタ
１０１〜１０４を有する。フィルタの第１段では、ディ
ジタル入力信号がレジスタ１６０を通してシフト・レジ
スタ１０１および乗算器１１１に送られる。係数レジス
タ１３１もまた乗算器１１１に接続される。乗算器１１
１の出力は、レジスタ１２１を通して加算器１４１に送
られる。

【００１０】シフト・レジスタ１０１の出力はフィルタ
の第２段のシフト・レジスタ１０２および乗算器１１２
に送られる。各段内および段間の相互接続は同一であ
る。フィルタの出力はレジスタ１２４の出力である。ク
ロック回路（図示せず）がフィルタの各要素にタイミン
グ信号を送り、ローディング回路（図示せず）がレジス
タ１３１〜１３５に係数をローディングする手段として
付加されることが可能である。このようなクロック回路
およびローディング回路は当業者に周知である。

【００１１】入力信号はディジタル・ワードの列であ
り、例えば、ビデオ信号を表現するパルス−コード変調
ワードの列である。係数Ｃ₀〜Ｃ_nは、適当なフィルタ特
性を示すように設定され、フィルタリングされた出力は
レジスタ１２４に現れる。ビデオ信号に対し、各シフト
・レジスタ１０１〜１０４における段数が、ビデオ画像
の１個の線を表現するビデオ信号の部分のピクセルまた
はパルス−コード変調サンプルの数と等しい場合、シフ
ト・レジスタ１０１〜１０４によって生じる遅延のた
め、乗算器１１１〜１１５に提示されるワードの列は画
像のピクセルの垂直な列を表現し、フィルタの出力は画
像の垂直成分を表す数となる。

【００１２】シフト・レジスタ１０１〜１０４がそれぞ
れ１段に縮小される場合、乗算器１１１〜１１５に提示
されるワードの列はテレビ画像のピクセルの水平走査線
を表現し、フィルタの出力は画像の水平周波数成分を表
す数となる。単一段遅延要素を有するＦＩＲフィルタは
当業者に周知である（例えば、米国特許第４，６９１，
２９３号参照）。

【００１３】ディジタル・シフト・レジスタ１０１〜１
０４は、当業者に周知のように、ＶＬＳＩ技術を使用し
て実現される。ＦＩＲフィルタ１０の他の要素、例え
ば、乗算器１１１〜１１５、レジスタ１２１〜１２４お
よび１３１〜１３５、加算器１４１〜１４４もまたＶＬ
ＳＩ技術を使用して実現される。

【００１４】相互接続を最小化するため、明らかに、図
１に示されたＦＩＲフィルタ要素およびシフト・レジス
タをすべて単一のＶＬＳＩチップ上に載せることが望ま
しい。しかし、１６タップＦＩＲフィルタ、水平走査線
あたり５５２ピクセル、および各ピクセルの輝度を表現
する９ビットのワードを使用した一般的なＨＤＴＶアプ
リケーションに対し、１６個のシフト・レジスタが必要
であり、各シフト・レジスタは５５２個の９ビット・ワ
ードの容量を有する必要がある。さらに、各シフト・レ
ジスタの全内容は、各９ビット・ワードがシフト・レジ
スタに読み込まれるようにシフトされなければならず、
これは比較的大きなパワーを消費する。

【００１５】しかし、このようなシフト・レジスタの同
一の機能は、本発明の原理に従って配置された１個以上
のＲＡＭを使用することによって、ＶＬＳＩチップ上の
より少ない空間で、かつより少ないパワー消費で実現可
能である。

【００１６】図２を参照すると、ＲＡＭ２０１は、それ
ぞれｙｚビットからなるｘワードの容量を有する。上記
のような一般的なＨＤＴＶアプリケーションに対して
は、ｘ＝５５２，ｙ＝１６，ｚ＝９である。ＲＡＭ２０
１の出力はリード線２０２によってｙｚビットを有する
パラレル・ワードとしてレジスタ２０３に送られる。レ
ジスタ２０３からの出力ワードは、まず、リード線２１
５によってワードの一端からｚビット部分を除去し、ワ
ードの他端に入力レジスタ２１７からｚビット部分を追
加することによって変更される。

【００１７】変更されたワードは、リード線２０４によ
ってＲＡＭ２０１の入力に送られる。制御装置２０５
は、リード線２２０、２２１および２２２によって、そ
れぞれリード、ライト、アドレス信号をＲＡＭ２０１に
送り、リード線２２４によってレジスタ２１７にロード
信号を送るためのアドレス・レジスタおよびクロック回
路を含む。図１に示されたＦＩＲフィルタとともに使用
するためには、出力は、タップ２１１〜２１４によって
レジスタ２０３から取得される。これらのタップは図１
のリード線１５１〜１５３に対応する。このような使用
法では、制御装置２０５のクロック回路は、ＦＩＲフィ
ルタのクロック回路（図示せず）と同期しなければなら
ない。

【００１８】図２および図３の両方を参照すると、初期
アドレスは制御装置２０５内のアドレス・レジスタにロ
ードされると仮定される。動作時には、リード・パルス
３０１によって、アドレスされたワードの内容がＲＡＭ
２０１から読み出され、リード線２０２を介してレジス
タ２０３にロードされ、レジスタ２０３の以前の内容は
消去される。同時に、パルス３０４によって、次のｚビ
ット・ワードがレジスタ２１７にロードされ、レジスタ
２１７の以前の内容は消去される。

【００１９】次に、ライト・パルス３０２によって、Ｒ
ＡＭ２０１から読み出されたワードの変更されたバージ
ョンがＲＡＭ２０１に書き戻される。上記のように、こ
の変更されたワードは、ＲＡＭ２０１から読み出された
ワードの、一端からｚビット部分が削除され、他端にレ
ジスタ２１７からの第２のｚビット部分が付加されたワ
ードからなる。最後に、パルス３０３が制御装置２０５
内のアドレス・レジスタをインクリメントする。

【００２０】こうしてこのサイクルが無期限に反復す
る。サイクル時間ｔ（例えばリード・パルス３０１と３
０５の間）は、図２のリード線２１８に送られる連続す
る入力ワード間の時間に等しく、図３に示されたタイミ
ング・パルスはリード線２１８への入力ワードの印加と
正確に同期しなければならない。

【００２１】連続するリード・パルス間の時間中に、レ
ジスタ２０３の内容は、図１に示されたＦＩＲフィルタ
１０で使用するために、中間的なｚビット部分に分割さ
れて、タップ２１１〜２１４を介して使用可能である。
上記のように、ＦＩＲフィルタ１０のさまざまな要素を
駆動するクロック回路（図示せず）は制御装置２０５と
同期しなければならない。

【００２２】図２および上記から理解されるように、図
２のレジスタ２１７に送られるワードは、図１のリード
線１６０からのワードがリード線１５１〜１５４上に現
れるのと同一の時間シーケンスでタップ２１１〜２１４
に現れる。タップ２１２に最初に現れるｚビット・ワー
ドは、ｘサイクル後にタップ２１３に、２ｘサイクル後
にタップ２１４に、というように再び現れる。こうし
て、ＲＡＭ２０１は、図１に示された個々のシフト・レ
ジスタ１０１〜１０４と同一の方法で使用されることが
可能な分岐ディジタル・シフト・レジスタとして動作す
る。

【００２３】ＲＡＭ２０１は、適宜、スタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）またはダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）のいず
れでもよい。ＤＲＡＭの記憶要素はコンデンサであり、
最終的にはこのコンデンサは放電する。情報が、無期限
の時間変わらずにＤＲＡＭに記憶されるようなアプリケ
ーションでは、記憶要素を再充電するリフレッシュ手段
が必要であり、これがなければ格納情報は失われる。こ
のようなリフレッシュ手段は当業者に周知である。しか
し、ＤＲＡＭが図２のＲＡＭ２０１に使用され、サイク
ル時間が記憶要素の放電時間に比べて十分短い場合、こ
のようなリフレッシュ手段は不要である。

【００２４】通常のシフト・レジスタの代わりにＲＡＭ
を使用する場合、２つの主な利点を指摘することが可能
である。第１に、ＲＡＭのただ１個のワードが１サイク
ル中に読み書きされる。対照的に、シフト・レジスタの
全内容が１サイクル中にシフトされなければならない。
ＲＡＭの１ワードを読み書きすることは、シフト・レジ
スタの全内容をシフトするよりも非常に少ないパワーし
か要しない。第２に、所定の容量および制御回路を有す
るＲＡＭは、同じ容量および制御回路を有する通常のシ
フト・レジスタよりも、ＶＬＳＩチップ上の小さい領域
で実現可能である。

【００２５】複数のＶＬＳＩチップを接続してより大き
な分岐ディジタル・シフト・レジスタを形成するほう
が、単一チップ上で実現されるよりも都合がよいことが
ある。従って、図２のレジスタ２０３の出力は、出力リ
ード線２１５を介して他の同様な回路の入力リード線２
１８に送られることが可能である。

【００２６】また、シフト・レジスタの要素の数がプロ
グラム可能であるような分岐ディジタル・シフト・レジ
スタを製作することも都合がよい。これは、本発明の分
岐ディジタル・シフト・レジスタを使用して、制御装置
２０５内のアドレス・レジスタを、全カウントに達する
前に再初期化する手段を付加することによって実現可能
である。このような手段は、このようなアドレス・レジ
スタによってカウントされるアドレスの数、従って、シ
フト・レジスタ要素の数を定義するようにプログラムさ
れることが可能な付加的なレジスタである。このような
付加的なレジスタおよび図１に示された係数レジスタ１
３１〜１３５は、初期化シーケンス中にロードされるレ
ジスタ、読み出し専用メモリ、またはその他の適当な手
段である。

【００２７】ＳＲＡＭやＤＲＡＭの動作は高速である
が、ＶＬＳＩ技術を使用して製作される他のディジタル
回路がさらに高速に動作することがある。従って、ＳＲ
ＡＭまたはＤＲＡＭが図１のＦＩＲフィルタ１０を構成
するようなディジタル回路の速度に追いつけないため、
効率を損失することがある。従って、図４に示された本
発明の第２実施例では、全読み書き時間を短縮するため
に２個の独立なＲＡＭを交互に使用する。

【００２８】図４を参照すると、「偶数」ＲＡＭ４０１
および「奇数」ＲＡＭ４０２がリード線４０３および４
０４を介してＯＲゲート４０５を通してレジスタ４０６
に接続される。レジスタ４０６および４０７とその入出
力は、図２のレジスタ２０３および２１７とその入出力
と同様である。図４に示されているように、レジスタ４
０６および４０７の出力は、レジスタ４０６からｚビッ
ト部分が除去されて、リード線４０８によって偶数ＲＡ
Ｍ４０１および奇数ＲＡＭ４０２に接続される。

【００２９】制御装置４１０は２個のアドレス・レジス
タを含み、一方は偶数ＲＡＭ４０１用、他方は奇数ＲＡ
Ｍ４０２用である。また、制御装置４１０は、図２の制
御装置２０５について説明されたようなクロック回路も
含む。図２のＲＡＭ２０１と同一の全容量ｘワードに対
し、図４のＲＡＭ４０１およびＲＡＭ４０２はそれぞれ
ｘ／２ワードの容量しか必要としない。ＲＡＭ４０１お
よびＲＡＭ４０２は以下で説明されるように交互に読み
書きされる。

【００３０】図５を参照すると、この場合も、初期アド
レスは、ＲＡＭ４０１および４０２に対する制御装置４
１０内のアドレス・レジスタにロードされると仮定す
る。図４および図５の両方を参照すると、パルス５０１
は偶数ＲＡＭ４０１からアドレスされたワードの内容を
読み出し、このワードをレジスタ４０６にロードし、同
時に、パルス５０２は新たなｚビット・ワードを入力レ
ジスタ４０７にロードする。このようなローディングに
よってこれらのレジスタの以前の内容は消去される。

【００３１】パルス５０３はレジスタ４０６の出力ワー
ドを、一端からｚビット部分を除去し他端にレジスタ４
０７からのｚビット出力を付加して、偶数ＲＡＭ４０１
の同一アドレスに書き込む。パルス５０４は偶数ＲＡＭ
４０１に対するアドレス・レジスタをインクリメントす
る。同一のシーケンスが奇数ＲＡＭ４０２に対してパル
ス５０５〜５０８によって反復される。

【００３２】２個のＲＡＭ４０１および４０２に対する
連続するリード・パルス５０１と５０５の間の時間ｔ／
２は、偶数ＲＡＭ４０１に対する連続するリード・パル
ス５０１と５０９の間の時間ｔの半分である。従って、
同等のＶＬＳＩデバイスを仮定すると、図４に示された
ＲＡＭ配置の全読み書きサイクル時間は、図２に示され
たＲＡＭ配置の半分にすることが可能である。上記のよ
うに、さらに読み書き時間を高速にするためにさらにＲ
ＡＭを分割する方法は明らかである。

【００３３】ほぼ図４に示されたように配置されたＳＲ
ＡＭによって実現されたディジタル・シフト・レジスタ
を有するＦＩＲフィルタが、０．９ミクロンＣＭＯＳ技
術を使用してＶＬＳＩチップ上に製作され、ｘ＝５５
２，ｙ＝１６，ｚ＝９、各係数Ｃ₀〜Ｃ₁₅に対して１２
ビット、２７ビットの累算精度であった。このチップは
６５メガヘルツのサイクル速度で連続してテストされ、
この速度で約２ワットを消費する。全活動チップ面積は
２２平方ミリメートルである。

【００３４】

【発明の効果】以上述べたごとく、本発明によれば、ビ
デオ・アプリケーションでＦＩＲフィルタとともに都合
良く使用されるディジタル・シフト・レジスタのアーキ
テクチャが実現され、さらにこれは、単一のＶＬＳＩチ
ップ上にＦＩＲフィルタとともに製作されることが可能
である。

【図面の簡単な説明】

【図１】複数のシフト・レジスタを有するＦＩＲフィル
タの模式的ブロック図である。

【図２】本発明に従って、分岐ディジタル・シフト・レ
ジスタとして機能するように接続されたＲＡＭの模式的
ブロック図である。

【図３】図２のＲＡＭに対するタイミング図である。

【図４】本発明に従って、分岐ディジタル・シフト・レ
ジスタとして機能するように接続された２セクションＲ
ＡＭの模式的ブロック図である。

【図５】図４のＲＡＭに対するタイミング図である。

【符号の説明】

１０ＦＩＲフィルタ１０１〜１０４ディジタル・シフト・レジスタ１１１乗算器１１２乗算器１３１〜１３５係数レジスタ１４１加算器２０１ＲＡＭ２０５制御装置４０１偶数ＲＡＭ４０２奇数ＲＡＭ４１０制御装置

Claims

【特許請求の範囲】

【請求項１】ディジタル・ワードのためのシフト・レ
ジスタにおいて、このシフト・レジスタが、ランダム・
アクセス・メモリ（２０１）と、前記メモリ内のアドレ
スを通してサイクルし、アドレスされた各ワードを前記
メモリから読み出す手段（２０５）と、読み出された各メモリ・ワードを、前記ワードの一端か
ら一部分を除去し、前記ワードの他端に一部分を追加す
ることによって変更する手段であって、前記追加された
部分が前記シフト・レジスタに入力される次のディジタ
ル・ワードであるような変更手段（２０３、２０５、２
１７）と、前記変更手段からの出力を前記ランダム・アクセス・メ
モリに書き込む手段（２０４、２０５）からなることを
特徴とするディジタル・シフト・レジスタ。
【請求項２】前記変更手段が、前記変更手段からの出力の少なくとも１つの中間部分を
対応する出力タップに送る手段（２１１，２１２，２１
３，２１４）を含むことを特徴とする請求項１のディジ
タル・シフト・レジスタ。
【請求項３】前記ランダム・アクセス・メモリが１個
以上のセクション（４０１、４０２）において配置さ
れ、前記アドレス手段、前記読み出し手段および前記書
き込み手段が、順に、前記セクションにアドレスし、前
記セクションから読み出し、前記セクションに書き込む
手段（４１０）を含むことを特徴とする請求項１のシフ
ト・レジスタ。
【請求項４】前記シフト・レジスタが、レジスタ（１
６０または２１７）に送信されたディジタル・ワードの
入力ストリームに作用する多重タップ有限インパルス応
答フィルタ（１０）において使用されるように配置さ
れ、前記送信手段が前記変更手段からの出力の一部を前
記有限インパルス応答フィルタ上のタップ（１５１、１
５２、１５３、１５４）に送ることを特徴とする請求項
２のディジタル・シフト・レジスタ。
【請求項５】ディジタル・ワードの前記入力ストリー
ムがビデオ信号であり、前記ディジタル・ワードがそれ
ぞれ水平に走査された画像の画素を表現するｚビット・
ワードであり、各水平走査線がｙ個の画素を有し、前記
有限インパルス応答フィルタが前記画像で垂直に並んだ
ｘ個の画素を表現する信号を生成するために使用され、
前記ランダム・アクセス・メモリがｙ×ｚビットをそれ
ぞれ有するｘ個のアドレス可能ワードからなり、前記変
更手段が前記メモリ・ワードの一端からｚビット部分を
除去し、前記メモリ・ワードの他端にｚビット部分を追
加することを特徴とする請求項４のディジタル・シフト
・レジスタ。