JPH056266A - 除算回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロックに同期して除数データのシフトと減
算を繰り返して除算を行う除算回路において、除算演算
時間の短縮化を図る。 【構成】 減算器１５の出力をクロック半サイクルずら
したタイミングで減算器１６の入力とし、減算器１６の
出力をクロック半サイクルずらしたタイミングでレジス
タ１４へ格納すると同時に減算器１５の入力とすること
により、クロック１サイクル間で除算データ２ビットシ
フト分の演算を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、除算回路に利用され、
特に、多数桁のデータを処理し、さらに高速化を要求さ
れる除算回路に関する。

【０００２】

【従来の技術】図４は従来の３２ビット符号なしデータ
の除算を行う除算回路の一例を示すブロック構成図であ
る。

【０００３】図４において、この従来の除算回路は、カ
ウンタ１と、左シフト機能付３２ビットのレジスタ２、
左右シフト機能付３２ビットのレジスタ３、および３２
ビットのレジスタ４と、３２ビットの減算器５と、マル
チプレクサ６とを含み構成される。また、図４におい
て、Φは内部クロック信号（以下、クロックという。）
であり、〔外１〕はクロックΦの反転信号である。

【０００４】

【外１】 レジスタ２、３および４は３２ビットの幅のデータ入力
線ＤＩＮからクロック〔外１〕に同期してデータを取り
入れ、３２ビット幅のデータ出力線ＤＯＵＴへクロック
Φに同期してデータを出力することができる。また、レ
ジスタ３はクロック〔外１〕に同期して１ビット左およ
び１ビット右シフト機能をもち、レジスタ２はクロック
〔外１〕に同期して最下位ビットに減算器５のＯＵＴ２
出力を入力しながら１ビット左シフトする機能をもつ。
カウンタ１はクロックΦに同期してダウンカウントす
る。減算器５は入力ＩＮ１とＩＮ２の減算をしてＯＵＴ
１へ出力する。また、減算器５のＯＵＴ２からは減算結
果の正または負によってそれぞれ「１」または「０」を
出力する。マルチプレクサ６は減算器５のＯＵＴ２出力
の「１」または「０」によって、減算器５のＯＵＴ１出
力またはレジスタ４の前状態保持を選択する。

【０００５】次に、図５により本従来例の動作について
説明する。

【０００６】まず始めに、レジスタ４へ被除数をセット
し、レジスタ３へ除数をセットし、レジスタ２をクリア
する（ステップＳ３１）。次に、レジスタ３の最上位ビ
ットが１になるまでレジスタ３を左シフトし（ステップ
Ｓ３２）、ステップＳ３２でのレジスタ３のシフト量を
カウンタ１へセットする（ステップＳ３３）。

【０００７】そして、カウンタ１の値が正か負かを判定
し（ステップＳ３４）、もし負であれば、レジスタ２か
ら商をレジスタ４から余りを取り出し終わりとする。ス
テップＳ３４においてカウンタ１の値が正であれば、減
算器５で、 〔レジスタ４〕−〔レジスタ３〕 の演算を行い（ステップＳ３５）、その演算結果が正か
負かの判定を行う（ステップＳ３７）。

【０００８】ステップＳ３７において、減算器５での演
算結果が正であれば、減算器５の出力をレジスタ４へ格
納し（ステップＳ３８）、レジスタ２を左へ１ビットシ
フトし最下位ビットに１をセットする（ステップＳ４
０）。もし前記演算結果が負であれば、レジスタ４は前
の状態を保持し（ステップＳ３９）、レジスタ２を左へ
１ビットシフトし、最下位ビットに０をセットする（ス
テップＳ４１）。

【０００９】そして、レジスタ３を右へ１ビットシフト
し、最上位ビットには０をセットし（ステップＳ４
２）、カウンタ１の値を−１ダウンし（ステップＳ４
３）、ステップＳ３４に戻り処理を繰り返す。

【００１０】すなわち、図５において、ステップＳ３４
〜ステップＳ４３のループは、図４でのクロックΦの１
サイクルで動作し、ステップＳ３３で設定したカウンタ
値の回数実行される。ステップＳ３３で設定するカウン
タの最大値は、除数データが１のときで３１となる。つ
まり、図５のステップＳ３４〜ステップＳ４３の除算ル
ープにクロック３１サイクル分の時間が必要となる。

【００１１】

【発明が解決しようとする課題】前述した従来の除算回
路は、同期クロック１サイクル中に１回の減算しかでき
ないために、カウンタにセットされたカウント値分のサ
イクルのループ時間が必要となり、データの桁数が増加
するに伴い、ループの数が増加し、演算の高速化が図れ
ない欠点がある。

【００１２】本発明の目的は、前記の欠点を除去するこ
とにより、演算の高速化を図った除算回路を提供するこ
とにある。

【００１３】

【課題を解決するための手段】本発明は、内部クロック
信号に同期して除数データのシフトと被除数データとの
減算とを繰り返して除算を行う除算手段を備えた除算回
路において、前記除算手段は、前記内部クロック信号の
１サイクル中に、除数データの２ビットシフトと２回の
減算を行う減算手段を含むことを特徴とする。

【００１４】また、本発明は、前記減算手段は、除算し
た結果を格納する、２ビット左シフト可能な第一のレジ
スタ、および第二のレジスタと、前記内部クロック信号
の半クロックずれたタイミングで動作する第一および第
二の減算器と、前記第一の減算器の出力の前記第一のレ
ジスタへの格納および前記第二の減算器への入力と、前
記第二の減算器の出力の前記第一および第二のレジスタ
への格納ならびに前記第一の減算器への入力とを制御す
る制御回路とを含むことができる。

【００１５】

【作用】第一と第二の減算器はクロックの半クロックず
れたタイミングで動作し、それぞれ入力されたデータの
減算を行う。そして、第一の減算器の出力は第二の減算
器に入力され、第二の減算器の出力は第一の減算器に入
力されると同時に、第一および第二の減算器の出力は商
として、商を格納するレジスタの左２ビットシフトされ
た後の最下位ビットとその次位ビットにそれぞれ格納さ
れ、第二の減算器からの余り出力は第二のレジスタに格
納される。

【００１６】従って、１クロックサイクル中に２回の減
算を行うことができ、除算演算時間を大幅に短縮するこ
とが可能となる。

【００１７】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。

【００１８】図１は本発明の一実施例を示すブロック構
成図で、３２ビット符号なしデータの除算を行う除算回
路を示す。

【００１９】本実施例は、カウンタ１１と、左シフト機
能付３２ビットのレジスタ１２、左右シフト機能付３２
ビットのレジスタ１３、および３２ビットのレジスタ１
４と、３２ビットのラッチ２２、２３および２４と、１
ビットのラッチ２５と、１ビットのレジスタ２６と、３
２ビットの減算器１５および１６と、３２ビットデータ
の１ビットの右シフタ１７と、マルチプレクサ１８、１
９、２０および２１とを含み、構成される。また図１に
おいてΦはクロックであり、〔外１〕はクロックΦの反
転信号である。

【００２０】レジスタ１２、１３および１４は３２ビッ
ト幅のデータ入力線ＤＩＮからクロック〔外１〕に同期
してデータを取り入れ、クロックΦに同期して３２ビッ
ト幅のデータ出力線ＤＯＵＴへデータを出力することが
できる。レジスタ１３はクロック〔外１〕に同期して左
１ビットシフトおよび右１ビットシフトおよび右２ビッ
トシフトの機能をもつ。また、レジスタ１２はクロック
〔外１〕に同期して最下位ビット、最下位から２番目の
ビットにラッチ２５およびレジスタ２６の出力を入力し
ながら左２ビットシフト、および最下位ビットにレジス
タ２６の出力を入力しながら左１ビットシフトする機能
をもつ。減算器１５および１６は入力ＩＮ１とＩＮ２の
減算をしてＯＵＴ１へ出力する。また、減算器１５およ
び１６のＯＵＴ２からは減算結果の正または負によって
「１」または「０」を出力する。

【００２１】マルチプレクサ１８はレジスタ１４または
ラッチ２４の出力を選択して減算器１５のＩＮ１へ入力
する。マルチプレクサ１９は減算器１５のＯＵＴ２出力
の「１」または「０」によって、減算器１５のＯＵＴ１
出力またはマルチプレクサ１８の出力を選択してラッチ
２２へ入力する。マルチプレクサ２０は減算器１６のＯ
ＵＴ２出力の「１」または「０」によって、減算器１６
のＯＵＴ１出力またはラッチ２２の出力を選択してラッ
チ２４へ入力する。マルチプレクサ２１はレジスタ１３
の出力を右シフタ１７によって１ビット右へシフトした
データまたは「０」データを選択してラッチ２３へ入力
する。

【００２２】本発明の特徴は、図１において、クロック
の１サイクル中に、除数データの２ビットシフトと２回
の減算を行う減算手段として、除算した結果を格納す
る、２ビット左シフト可能な第一のレジスタ１２および
第二のレジスタ１４と、クロック半クロックずれたタイ
ミングで動作する第一および第二の減算器１５および１
６と、減算器１５の出力のレジスタ１２への格納および
減算器１６への入力と、減算器１６の出力のレジスタ１
２および１４への格納、ならびに減算器１５への入力と
を制御する制御手段としての、シフタ１７、マルチプレ
クサ１８〜２１、ラッチ２２〜２５、ならびにレジスタ
２６とを含むことにある。

【００２３】次に、本実施例の動作について図２および
図３に示すフローチャートを参照して説明する。なお、
図２はステップＳ１〜Ｓ１２の前半の動作を示し、図３
はステップＳ１３〜Ｓ２６の後半の動作を示す。

【００２４】まず始めに、レジスタ１４へ被除数をセッ
トし、レジスタ１３に除数をセットし、レジスタ１２を
クリアする（ステップＳ１）。次に、レジスタ１３の最
上位ビットが１になるまでレジスタ１３を左シフトし
（ステップＳ２）、ステップＳ２でのレジスタ１３のシ
フト量をカウンタ１１へセットし（ステップＳ３）、マ
ルチプレクサ１８でレジスタ１４の出力を選択する（ス
テップＳ４）。

【００２５】そして、カウンタ１１の値が正か負かを判
定し（ステップＳ５）、負であれば、レジスタ１２から
商を、レジスタ１４から余りを取り出し終わりとする
（ステップＳ７）。ステップＳ５においてカウンタ１１
の値が正であれば、減算器１５で 〔マルチプレクサ１８〕−〔レジスタ１３〕 の演算を行い（ステップＳ６）。その演算結果が正か負
かの判定を行う（ステップＳ８）。

【００２６】ステップＳ８において、減算器１５での演
算結果が正であれば、マルチプレクサ１９で減算器１５
の出力を選択してラッチ２２に送り（ステップＳ９）、
レジスタ２６へ「１」をセットする（ステップＳ１
１）。もし前記演算結果が負であれば、マルチプレクサ
１９でマルチプレクサ１８の出力を選択してラッチ２２
に送り（ステップＳ１０）、レジスタ２６へ「０」をセ
ットする（ステップＳ１２）。

【００２７】次に、カウンタ１１の値が０であるかない
かを判定し（ステップＳ１３）、もし０でなければ、マ
ルチプレクサ２１で、レジスタ１４をシフタ１７で１ビ
ット右シフトしたデータを選択してラッチ２３へ送り
（ステップＳ１４）、もし０のときは、マルチプレクサ
２１で「０」データを選択してラッチ２３へ送る（ステ
ップＳ１５）。

【００２８】次に、減算器１６で、 〔ラッチ２２〕−〔ラッチ２３〕 の演算を行い（ステップＳ１６）、その演算結果が正か
負かを判定し（ステップＳ１７）、もし演算結果が負で
あれば、マルチプレクサ２０で減算器１６の出力を選択
してラッチ２４へ送り（ステップＳ１８）、ラッチ２５
へ「１」をセットし（ステップＳ２０）、もし演算結果
が正であれば、マルチプレクサ２０でラッチ２２の出力
を選択してラッチ２４へ送り（ステップＳ１９）、ラッ
チ２５へ「０」をセットする（ステップＳ２１）。

【００２９】次に、カウンタ１１の値が０でないか否か
を判定し（ステップＳ２２）、もし０でなければ、レジ
スタ１２を左へ２ビットシフトし、最下位ビットにラッ
チ２５の出力を、最下位から２番目のビットにレジスタ
２６の出力をセットし（ステップＳ２３）、もし０のと
きは、レジスタ１２を左へ１ビットシフトし、最下位ビ
ットにレジスタ２６の出力をセットする（ステップＳ２
４）。そして、ラッチ２４の出力をレジスタ１４へ格納
し、同時にマルチプレクサ１８でラッチ２４の出力を選
択し（ステップＳ２５）、カウンタ１１の値を−２ダウ
ンし（ステップＳ２６）、ステップＳ５に戻り、演算を
繰り返す。

【００３０】すなわち、図２および図３において、ステ
ップＳ５〜Ｓ２６のループは、図１のクロックΦの１サ
イクルで動作し、ステップＳ３でセットしたカウンタ値
の半分の回数実行される。

【００３１】

【発明の効果】以上説明したように、本発明は、半クロ
ックずれたタイミングで動作する２個の減算器によっ
て、１個目の減算器の結果を２個目の減算器へ入力さ
せ、２個目の減算器の出力を商を設定するレジスタに格
納すると同時に１個目の減算器に入力させることによっ
て、１クロック間に２回の減算を可能とし、除算フロー
のループ実行回数を従来の１／２にすることができ、大
幅に演算の高速化を図ることができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック構成図。

【図２】その前半の動作を示すフローチャート。

【図３】その後半の動作を示すフローチャート。

【図４】従来例を示すブロック構成図。

【図５】その動作を示すフローチャート。

【符号の説明】

１、１１ カウンタ ２〜４、１２〜１４、２６ レジスタ ５、１５、１６ 減算器 １７ シフタ ６、１８〜２１ マルチプレクサ ２２〜２５ ラッチ ＤＩＮ１、ＤＩＮ２ データ入力線 ＤＯＵＴ１、ＤＯＵＴ２ データ出力線 Ｓ１〜Ｓ２６、Ｓ３１〜Ｓ４３ ステップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 内部クロック信号に同期して除数データ
   のシフトと被除数データとの減算とを繰り返して除算を
   行う除算手段を備えた除算回路において、前記除算手段
   は、前記内部クロック信号の１サイクル中に、除数デー
   タの２ビットシフトと２回の減算を行う減算手段を含む
   ことを特徴とする除算回路。
2. 【請求項２】 前記減算手段は、除算した結果を格納す
   る、２ビット左シフト可能な第一のレジスタ、および第
   二のレジスタと、前記内部クロック信号の半クロックず
   れたタイミングで動作する第一および第二の減算器と、
   前記第一の減算器の出力の前記第一のレジスタへの格納
   および前記第二の減算器への入力と、前記第二の減算器
   の出力の前記第一および第二のレジスタへの格納ならび
   に前記第一の減算器への入力とを制御する制御回路とを
   含む請求項１に記載の除算回路。