JPH056280B2 - - Google Patents
Info
- Publication number
- JPH056280B2 JPH056280B2 JP61184264A JP18426486A JPH056280B2 JP H056280 B2 JPH056280 B2 JP H056280B2 JP 61184264 A JP61184264 A JP 61184264A JP 18426486 A JP18426486 A JP 18426486A JP H056280 B2 JPH056280 B2 JP H056280B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- delay
- signal
- change detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔目 次〕
概 要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作 用
実施例
発明の効果
〔概 要〕
複数の信号のデコーダ回路の出力に、立上りと
立下りとで相異なる遅延時間を有する遅延回路を
接続し、遅延回路の各出力の論理演算により上述
の複数の信号の変化を示すパルス信号を発生する
ようにした信号変化検出回路であり、他の目的の
デコーダ回路を共用することにより占有面積を実
質的に縮小するものである。
立下りとで相異なる遅延時間を有する遅延回路を
接続し、遅延回路の各出力の論理演算により上述
の複数の信号の変化を示すパルス信号を発生する
ようにした信号変化検出回路であり、他の目的の
デコーダ回路を共用することにより占有面積を実
質的に縮小するものである。
本発明は半導体記憶装置におけるアドレス変化
検出（ATD）回路として用いることができる信
号変化検出回路に関する。
検出（ATD）回路として用いることができる信
号変化検出回路に関する。
半導体記憶装置（マスクROM、スタテイツク
RAM、ダイナミツクRAM等）においては、ア
ドレス変化があつた場合に内部回路にリセツト信
号を発生させるものがある。このため、第２図に
示すようなアドレス変化検出回路が用いられてい
る。第２図においては、立上り検出のための遅延
回路２１およびアンド回路２２の系統と、立下り
検出のためのインバータ２３、遅延回路２４、お
よびアンド回路２５の系統と、オア回路２６、ナ
ンド回路２７とが設けられている。その動作を、
第３図を参照して説明すると、第３図Ａに示すご
とく、アドレス信号Aiが変化すると、遅延回路
２１の出力である遅延信号DAiが第３図Ｂのごと
く得られ、従つて、アンド回路２２の出力S1は第
３図Ｃのごとくなる。同時に、アドレス信号ｉ
は第３図Ｄのごとく変化するので、遅延回路２４
の出力である遅延信号ｉが第３図Ｅのごとく
得られ、従つて、アンド回路２５の出力S2は第３
図Ｆのごとくなる。この結果、オア回路２６の出
力S3は第３図Ｇのごとくなり、これを受けてナン
ド回路２７の出力であるATDパルスが第３図Ｈ
のごとく得られることになる。
RAM、ダイナミツクRAM等）においては、ア
ドレス変化があつた場合に内部回路にリセツト信
号を発生させるものがある。このため、第２図に
示すようなアドレス変化検出回路が用いられてい
る。第２図においては、立上り検出のための遅延
回路２１およびアンド回路２２の系統と、立下り
検出のためのインバータ２３、遅延回路２４、お
よびアンド回路２５の系統と、オア回路２６、ナ
ンド回路２７とが設けられている。その動作を、
第３図を参照して説明すると、第３図Ａに示すご
とく、アドレス信号Aiが変化すると、遅延回路
２１の出力である遅延信号DAiが第３図Ｂのごと
く得られ、従つて、アンド回路２２の出力S1は第
３図Ｃのごとくなる。同時に、アドレス信号ｉ
は第３図Ｄのごとく変化するので、遅延回路２４
の出力である遅延信号ｉが第３図Ｅのごとく
得られ、従つて、アンド回路２５の出力S2は第３
図Ｆのごとくなる。この結果、オア回路２６の出
力S3は第３図Ｇのごとくなり、これを受けてナン
ド回路２７の出力であるATDパルスが第３図Ｈ
のごとく得られることになる。
また、他の従来のアドレス変化検出回路として
第４図に示すものもある。第４図においては、遅
延回路４１、排他的オア回路４２、およびオア回
路４３が設けられており、従つて、第５図にその
動作を示しているように、排他的オア回路４２が
立上りおよび立下りの両方を検出していることに
なる。
第４図に示すものもある。第４図においては、遅
延回路４１、排他的オア回路４２、およびオア回
路４３が設けられており、従つて、第５図にその
動作を示しているように、排他的オア回路４２が
立上りおよび立下りの両方を検出していることに
なる。
しかしながら、上述の従来形のアドレス変化検
出回路すなわち信号変化検出回路においては、立
上りおよび立下りの検出のための２系統の回路を
必要とし（第２図）、あるいは素子数の多い排他
的オア回路を必要とし（第４図）、この結果、占
有面積の増大を招き、集積化の点で不利であつ
た。
出回路すなわち信号変化検出回路においては、立
上りおよび立下りの検出のための２系統の回路を
必要とし（第２図）、あるいは素子数の多い排他
的オア回路を必要とし（第４図）、この結果、占
有面積の増大を招き、集積化の点で不利であつ
た。
本発明の目的は、上述の問題点に鑑み、占有面
積を縮小できる信号変化検出回路を提供すること
にあり、その構成は第１図に示される。
積を縮小できる信号変化検出回路を提供すること
にあり、その構成は第１図に示される。
第１図において、１はたとえばｎ個のアドレス
信号A0（0），A1（1），…，Ao-1（o-1）をデコ
ードして2n個のデコード信号を発生するデコーダ
回路である。たとえば半導体記憶装置のローアド
レスデコーダであれば、2n個のワード線の１つを
選択するものである。デコーダ回路１には、立上
り特性と立下り特性とが異なる遅延回路２が接続
されている。たとえば、デコーダ回路１のデコー
ド信号のハイレベル、ローレベルが、それぞれ、
選択、非選択を表わすとすれば、遅延回路２は、
デコーダ回路の出力が非選択状態から選択状態に
遷移する遅延時間Trを、該出力が選択状態から
非選択状態に遷移する遅延時間Tfよりも長くす
るようになつている。論理回路３は遅延回路２の
各出力に対して論理演算を行い、信号A0（0），
A1（1），…，Ao-1（o-1）の少なくとも１つの
変化を示すATD信号を発生するものである。
信号A0（0），A1（1），…，Ao-1（o-1）をデコ
ードして2n個のデコード信号を発生するデコーダ
回路である。たとえば半導体記憶装置のローアド
レスデコーダであれば、2n個のワード線の１つを
選択するものである。デコーダ回路１には、立上
り特性と立下り特性とが異なる遅延回路２が接続
されている。たとえば、デコーダ回路１のデコー
ド信号のハイレベル、ローレベルが、それぞれ、
選択、非選択を表わすとすれば、遅延回路２は、
デコーダ回路の出力が非選択状態から選択状態に
遷移する遅延時間Trを、該出力が選択状態から
非選択状態に遷移する遅延時間Tfよりも長くす
るようになつている。論理回路３は遅延回路２の
各出力に対して論理演算を行い、信号A0（0），
A1（1），…，Ao-1（o-1）の少なくとも１つの
変化を示すATD信号を発生するものである。
上述の構成においては、アドレス信号A0，A1，
…，Ao-1のいずれか１つが変化したときには、
遅延回路２のすべての出力（デコード信号）が所
定時間だけ非選択状態となる。論理回路３はこの
ようなすべての非選択状態を検出することにより
上記アドレス信号の変化を検出している。
…，Ao-1のいずれか１つが変化したときには、
遅延回路２のすべての出力（デコード信号）が所
定時間だけ非選択状態となる。論理回路３はこの
ようなすべての非選択状態を検出することにより
上記アドレス信号の変化を検出している。
第６図は本発明に係る信号変化検出回路の一実
施例を示す回路図である。第６図において、デコ
ーダ回路１は2n個のノア回路１0，１1，…を備え
ている。これにより、2n個のデコード信号により
たとえば2n個のワード線の１つを選択するように
してある。つまり、ｎ＝２とすれば、アドレス信
号はA0，A1であり、ノア回路は、１0，１1，１
２，１3の４つである。この場合、（A0，A1）＝
（０，０）のときにはノア回路１0の出力がハイレ
ベルとなるように配線され、（A0，A1）＝（１，
０）のときにはノア回路１1の出力がハイレベル
となるように配線され、（A0，A1）＝（０，１）の
ときにはノア回路１2の出力がハイレベルとなる
ように配線され、（A0，A1）＝（１，１）のときに
はノア回路１3の出力がハイレベルとなるように
配線される。遅延回路２は、各ノア回路１0，１
１，…に接続された遅延回路２0，２1，…を備え
ており、これらの出力はデコード信号として作用
すると共に論理回路３に供給される。
施例を示す回路図である。第６図において、デコ
ーダ回路１は2n個のノア回路１0，１1，…を備え
ている。これにより、2n個のデコード信号により
たとえば2n個のワード線の１つを選択するように
してある。つまり、ｎ＝２とすれば、アドレス信
号はA0，A1であり、ノア回路は、１0，１1，１
２，１3の４つである。この場合、（A0，A1）＝
（０，０）のときにはノア回路１0の出力がハイレ
ベルとなるように配線され、（A0，A1）＝（１，
０）のときにはノア回路１1の出力がハイレベル
となるように配線され、（A0，A1）＝（０，１）の
ときにはノア回路１2の出力がハイレベルとなる
ように配線され、（A0，A1）＝（１，１）のときに
はノア回路１3の出力がハイレベルとなるように
配線される。遅延回路２は、各ノア回路１0，１
１，…に接続された遅延回路２0，２1，…を備え
ており、これらの出力はデコード信号として作用
すると共に論理回路３に供給される。
第６図の各遅延回路２0，２1，…は、上述のご
とく、立上り時間と立下り時間とが相違なる。た
とえば、立上り時間を立下り時間より大きくする
ものとすれば、遅延回路２0は、第７図のごとく、
キヤパシタとしてのトランジスタQ1，インバー
タとしてのトランジスタQ2，Q3、インバータと
してのトランジスタQ4，Q5、およびキヤパシタ
としてのトランジスタQ6により構成できる。た
だし、ＰチヤネルトランジスタQ2のコンダクタ
ンスはＮチヤネルトランジスタQ3のそれより大
きく、しかも、ＰチヤネルトランジスタQ2のゲ
ート容量はＮチヤネルトランジスタQ3のそれよ
りも小さくし、、逆に、Ｐチヤネルトランジスタ
Q4のコンダクタンスはＮチヤネルトランジスタ
Q5のそれより小さく、しかも、Ｐチヤネルトラ
ンジスタQ4のゲート容量はＮチヤネルトランジ
スタQ5のそれより大きく設定する。他方、遅延
回路２0はノア回路１0の素子サイズを変更するこ
とによりノア回路１0に内蔵せしめることもでき
る。すなわち、第８図に示すように、ノア回路１
０は、２つのＰチヤネルトランジスタQ11，Q12、
２つＮチヤネルトランジスタQ13，Q14、および
キヤパシタとしてのトランジスタQ15により構成
するが、この場合、Ｐチヤネルトランジスタ
Q11，Q12のコンダクタンスはＮチヤンネルトラ
ンジスタQ13，Q14のそれより小さく、しかも、
ＰチヤネルトランジスタQ11，Q12のゲート容量
はＮチヤネルトランジスタQ13，Q14のそれより
大きく設定すればよい。
とく、立上り時間と立下り時間とが相違なる。た
とえば、立上り時間を立下り時間より大きくする
ものとすれば、遅延回路２0は、第７図のごとく、
キヤパシタとしてのトランジスタQ1，インバー
タとしてのトランジスタQ2，Q3、インバータと
してのトランジスタQ4，Q5、およびキヤパシタ
としてのトランジスタQ6により構成できる。た
だし、ＰチヤネルトランジスタQ2のコンダクタ
ンスはＮチヤネルトランジスタQ3のそれより大
きく、しかも、ＰチヤネルトランジスタQ2のゲ
ート容量はＮチヤネルトランジスタQ3のそれよ
りも小さくし、、逆に、Ｐチヤネルトランジスタ
Q4のコンダクタンスはＮチヤネルトランジスタ
Q5のそれより小さく、しかも、Ｐチヤネルトラ
ンジスタQ4のゲート容量はＮチヤネルトランジ
スタQ5のそれより大きく設定する。他方、遅延
回路２0はノア回路１0の素子サイズを変更するこ
とによりノア回路１0に内蔵せしめることもでき
る。すなわち、第８図に示すように、ノア回路１
０は、２つのＰチヤネルトランジスタQ11，Q12、
２つＮチヤネルトランジスタQ13，Q14、および
キヤパシタとしてのトランジスタQ15により構成
するが、この場合、Ｐチヤネルトランジスタ
Q11，Q12のコンダクタンスはＮチヤンネルトラ
ンジスタQ13，Q14のそれより小さく、しかも、
ＰチヤネルトランジスタQ11，Q12のゲート容量
はＮチヤネルトランジスタQ13，Q14のそれより
大きく設定すればよい。
なお、立下り時間を立上り時間より大きくする
ときは、上述と逆を行えばよい。
ときは、上述と逆を行えばよい。
第６図の回路動作を第９図を参照して説明す
る。ただし、ｎ＝２の場合を想定し、また、遅延
回路２0，２1，２2，２3，の立上り時間Trは立下
り時間Tfより大きいものとする。第９図Ａ，Ｂ
に示すごとく、アドレス信号A0，A1が変化した
ときには、（A0，A1）＝（０，０）の状態でデコー
ド信号X0が選択状態になり、（第９図Ｃ）、（A0，
A1）＝（１，０）状態でデコード信号X1が選択状
態になり（第９図Ｄ）、（A0，A1）＝（０，１）状
態でデコード信号X2が選択状態になり（第９図
Ｅ）、（A0，A1）＝（１，１）状態でデコード信号
X3が選択状態となる。（第９図Ｆ）この場合、各
デコード信号X0，X1，X2，X3が非選択状態から
選択状態に遷移する遅延時間Trは、その逆の選
択状態から非選択状態に遷移する遅延時間Tfよ
りも長い。従つて、アドレスA0，A1の少なくと
も１つの変化があつた場合には、すべてのデコー
ド信号X0，X1，X2，X3が非選択状態にある期間
（Tr−Tf）が発生する。この結果、論理回路３は
この期間（Tr−Tf）を検出して第９図Ｇに示す
ATD信号パルスを発生することになる。
る。ただし、ｎ＝２の場合を想定し、また、遅延
回路２0，２1，２2，２3，の立上り時間Trは立下
り時間Tfより大きいものとする。第９図Ａ，Ｂ
に示すごとく、アドレス信号A0，A1が変化した
ときには、（A0，A1）＝（０，０）の状態でデコー
ド信号X0が選択状態になり、（第９図Ｃ）、（A0，
A1）＝（１，０）状態でデコード信号X1が選択状
態になり（第９図Ｄ）、（A0，A1）＝（０，１）状
態でデコード信号X2が選択状態になり（第９図
Ｅ）、（A0，A1）＝（１，１）状態でデコード信号
X3が選択状態となる。（第９図Ｆ）この場合、各
デコード信号X0，X1，X2，X3が非選択状態から
選択状態に遷移する遅延時間Trは、その逆の選
択状態から非選択状態に遷移する遅延時間Tfよ
りも長い。従つて、アドレスA0，A1の少なくと
も１つの変化があつた場合には、すべてのデコー
ド信号X0，X1，X2，X3が非選択状態にある期間
（Tr−Tf）が発生する。この結果、論理回路３は
この期間（Tr−Tf）を検出して第９図Ｇに示す
ATD信号パルスを発生することになる。
なお、本発明はアドレス信号のアドレス信号変
化検出（ATD）回路以外でも、複数の信号の変
化を検出する回路にも適用できる。
化検出（ATD）回路以外でも、複数の信号の変
化を検出する回路にも適用できる。
以上説明したように本発明に係る信号変化検出
回路によれば、他の目的を有するデコーダ回路を
共用として信号変化検出回路に用いているので、
該検出回路の実質的な占有面積を縮小でき、従つ
て、高集積化に寄与できる。
回路によれば、他の目的を有するデコーダ回路を
共用として信号変化検出回路に用いているので、
該検出回路の実質的な占有面積を縮小でき、従つ
て、高集積化に寄与できる。
第１図は本発明の基本構成を示すブロツク回路
図、第２図、第４図は従来のアドレス信号変化検
出回路の回路図、第３図、第５図は、それぞれ、
第２図、第４図の回路動作を説明するためのタイ
ミング図、第６図は本発明に係る信号変化検出回
路の一実施例を示すブロツク回路図、第７図、第
８図は第６図の遅延回路の詳細な回路図、第９図
は第６図の回路動作を説明するためのタイミング
図である。 １……デコーダ回路、２……遅延回路、３……
論理回路。
図、第２図、第４図は従来のアドレス信号変化検
出回路の回路図、第３図、第５図は、それぞれ、
第２図、第４図の回路動作を説明するためのタイ
ミング図、第６図は本発明に係る信号変化検出回
路の一実施例を示すブロツク回路図、第７図、第
８図は第６図の遅延回路の詳細な回路図、第９図
は第６図の回路動作を説明するためのタイミング
図である。 １……デコーダ回路、２……遅延回路、３……
論理回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の信号（A0，A1，…，Ao-1）をデコー
ドするデコーダ回路１と、 該デコーダ回路の出力に接続され、該出力が非
選択状態から選択状態に遷移する遅延時間Trを、
該出力が選択状態から非選択状態に遷移する遅延
時間Tfよりも長くした遅延回路２と、 該遅延回路の各出力の論理演算に応じて前記複
数の信号の少なくとも１つの変化を示すパルス信
号ATDを発生する論理回路３と、 を具備する信号変化検出回路。 ２ 前記デコーダ回路が前記遅延回路の機能を内
蔵する特許請求の範囲第１項に記載の信号変化検
出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184264A JPS6342090A (ja) | 1986-08-07 | 1986-08-07 | ユニバーサルジョイント |
| EP87401833A EP0262995B1 (en) | 1986-08-07 | 1987-08-06 | Semiconductor memory device having an address transition detection circuit |
| DE3751760T DE3751760T2 (de) | 1986-08-07 | 1987-08-06 | Halbleiter-Speichereinrichtung mit einer Erkennungsschaltung für Adressenübergänge |
| US07/082,547 US4803665A (en) | 1986-08-07 | 1987-08-07 | Signal transition detection circuit |
| KR1019870008690A KR910003384B1 (ko) | 1986-08-07 | 1987-08-07 | 신호변화 검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184264A JPS6342090A (ja) | 1986-08-07 | 1986-08-07 | ユニバーサルジョイント |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342090A JPS6342090A (ja) | 1988-02-23 |
| JPH056280B2 true JPH056280B2 (ja) | 1993-01-26 |
Family
ID=16150274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184264A Granted JPS6342090A (ja) | 1986-08-07 | 1986-08-07 | ユニバーサルジョイント |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4803665A (ja) |
| EP (1) | EP0262995B1 (ja) |
| JP (1) | JPS6342090A (ja) |
| KR (1) | KR910003384B1 (ja) |
| DE (1) | DE3751760T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018109A (en) * | 1987-01-16 | 1991-05-21 | Hitachi, Ltd. | Memory including address registers for increasing access speed to the memory |
| US4985865A (en) * | 1988-12-21 | 1991-01-15 | Texas Instruments Incorporated | Asymmetrical delay for controlling word line selection |
| EP0402364A1 (en) * | 1988-12-24 | 1990-12-19 | BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap | Asynchronous timing circuit for a 2-coordinate memory |
| JP2531829B2 (ja) * | 1990-05-01 | 1996-09-04 | 株式会社東芝 | スタティック型メモリ |
| DE69121366T2 (de) * | 1990-11-30 | 1997-01-23 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung |
| KR940003408B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치 |
| US5243575A (en) * | 1992-06-19 | 1993-09-07 | Intel Corporation | Address transition detection to write state machine interface circuit for flash memory |
| US5301165A (en) * | 1992-10-28 | 1994-04-05 | International Business Machines Corporation | Chip select speedup circuit for a memory |
| JP3454912B2 (ja) * | 1994-04-12 | 2003-10-06 | 富士通株式会社 | 電圧レベル検出回路及び半導体記憶装置 |
| US5493241A (en) * | 1994-11-16 | 1996-02-20 | Cypress Semiconductor, Inc. | Memory having a decoder with improved address hold time |
| US5757718A (en) * | 1996-02-28 | 1998-05-26 | Nec Corporation | Semiconductor memory device having address transition detection circuit for controlling sense and latch operations |
| KR100240865B1 (ko) * | 1996-12-16 | 2000-01-15 | 윤종용 | 반도체 메모리 장치의 atd 회로 |
| US5867038A (en) * | 1996-12-20 | 1999-02-02 | International Business Machines Corporation | Self-timed low power ratio-logic system having an input sensing circuit |
| JP3901906B2 (ja) * | 2000-02-22 | 2007-04-04 | 株式会社東芝 | 半導体集積回路装置 |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| US7821866B1 (en) | 2007-11-14 | 2010-10-26 | Cypress Semiconductor Corporation | Low impedance column multiplexer circuit and method |
| JP5539916B2 (ja) * | 2011-03-04 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4337525A (en) * | 1979-04-17 | 1982-06-29 | Nippon Electric Co., Ltd. | Asynchronous circuit responsive to changes in logic level |
| US4592028A (en) * | 1982-06-09 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device |
| US4539661A (en) * | 1982-06-30 | 1985-09-03 | Fujitsu Limited | Static-type semiconductor memory device |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| US4563599A (en) * | 1983-03-28 | 1986-01-07 | Motorola, Inc. | Circuit for address transition detection |
| JPS60113397A (ja) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | プログラマブルリ−ドオンリメモリ装置 |
| JPS60139015A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | パルス発生回路 |
| JPS60253093A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61151894A (ja) * | 1984-12-26 | 1986-07-10 | Ricoh Co Ltd | 信号変化検出回路 |
| JPS61170989A (ja) * | 1985-01-23 | 1986-08-01 | Seiko Epson Corp | 半導体記憶装置 |
| US4636991A (en) * | 1985-08-16 | 1987-01-13 | Motorola, Inc. | Summation of address transition signals |
| US4689771A (en) * | 1986-03-03 | 1987-08-25 | Motorola, Inc. | Memory with improved write mode to read mode transition |
-
1986
- 1986-08-07 JP JP61184264A patent/JPS6342090A/ja active Granted
-
1987
- 1987-08-06 DE DE3751760T patent/DE3751760T2/de not_active Expired - Fee Related
- 1987-08-06 EP EP87401833A patent/EP0262995B1/en not_active Expired - Lifetime
- 1987-08-07 KR KR1019870008690A patent/KR910003384B1/ko not_active Expired
- 1987-08-07 US US07/082,547 patent/US4803665A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0262995A2 (en) | 1988-04-06 |
| KR880003327A (ko) | 1988-05-16 |
| JPS6342090A (ja) | 1988-02-23 |
| EP0262995B1 (en) | 1996-03-27 |
| EP0262995A3 (en) | 1989-12-27 |
| DE3751760D1 (de) | 1996-05-02 |
| DE3751760T2 (de) | 1996-08-01 |
| US4803665A (en) | 1989-02-07 |
| KR910003384B1 (ko) | 1991-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH056280B2 (ja) | ||
| KR890008822A (ko) | 반도체메모리 | |
| US5264737A (en) | One-shot signal generation circuitry for use in semiconductor memory integrated circuit | |
| US6122220A (en) | Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting | |
| JPS61196498A (ja) | 半導体記憶装置 | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| JPH0453035B2 (ja) | ||
| KR970012778A (ko) | 반도체기억장치 | |
| US5886553A (en) | Semiconductor device having a latch circuit for latching data externally input | |
| JPH0743933B2 (ja) | 遷移検出回路 | |
| US4672372A (en) | Semiconductor device having matched-timing dynamic circuit and static circuit | |
| JPH0474384A (ja) | 半導体集積回路装置 | |
| KR100247472B1 (ko) | 반도체기억장치및반도체집적회로장치 | |
| US20030048114A1 (en) | Output buffer of semiconductor device | |
| TWI828279B (zh) | 一種信號取樣電路以及半導體記憶體 | |
| US5978310A (en) | Input buffer for a semiconductor memory device | |
| EP0313748B1 (en) | Sense amplifier control circuit | |
| KR960006376B1 (ko) | 어드레스 천이 검출회로 | |
| EP0793235B1 (en) | Single-chip memory system having a decoder for pulse word line method | |
| US5600599A (en) | Data signal output circuit and semiconductor memory device including the same | |
| US4841279A (en) | CMOS RAM data compare circuit | |
| KR20010045945A (ko) | 반도체 메모리의 어드레스 천이 검출 회로 | |
| JP2965002B2 (ja) | 半導体記憶装置 | |
| JP2559779B2 (ja) | スタティックｒａｍ装置 | |
| JP2913713B2 (ja) | デコーダ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |